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설명
타이밍 분석은 FPGA 설계 주기의 중요한 측면이며 정확한 구속 설계는 타이밍 요구 사항이 충족되도록 합니다. SDC-on-RTL 기능은 인텔 Quartus Prime Pro 소프트웨어의 일부로 사용할 수 있으며, RTL 설계에 정의된 계층적 핀에 직접 제약 조건을 적용할 수 있습니다. 이 비디오에서는 SDC-on-RTL의 기본 사항과 새로운 설계에 SDC-on-RTL을 포함할 경우의 이점에 대해 살펴보겠습니다.