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설명
타이밍 분석은 FPGA 설계 주기에서 중추적인 역할을 하며, 타이밍 요구 사항을 충족하려면 정확한 제약 조건이 필수적입니다. Quartus® Prime Pro 소프트웨어는 SDC-on-RTL 기능을 제공하여 RTL 설계 내의 계층 핀에 직접 제약 조건을 적용할 수 있습니다. 이 비디오에서는 SDC-on-RTL의 기본 사항을 살펴보고 새로운 디자인 프로젝트에 제공하는 이점에 대해 살펴봅니다.
