설명
Quartus II 생성 Verilog 출력 파일(.vo) 및 VHDL 출력 파일(.vho) 넷리스트에는 차동 쌍(예: LVDS 및 LVPECL)의 포지티브 핀만 포함되어 있습니다.
Quartus II에서 생성된 시뮬레이션 넷리스트를 포지티브 핀과 네거티브 핀이 모두 필요한 다른 구성 요소에 연결하려면 차동 쌍의 포지티브 출력 핀을 반전시키는 새 출력 핀을 포함하여 넷리스트 주위에 Verilog HDL 또는 VHDL 래퍼 파일을 생성합니다.