Verilog를 사용하여 Cyclone 10 LP PLL IP를 시뮬레이션할 때 알려진 문제가 있습니까?

인텔® Quartus® Prime Standard Edition 소프트웨어 버전 17.0의 문제로 인해 Verilog를 사용하여 시뮬레이션을 수행할 때 PLL 시뮬레이션 모델이 Cyclone® 10 LP 장치에 대해 인스턴스화되지 않습니다. 이 문제는 VHDL을 사용하여 Cyclone 10 LP PLL IP를 시뮬레이션할 때는 적용되지 않습니다.

이 문제를 해결하려면 Prime Standard 버전 17.0 위에 아래 패치인텔 Quartus 설치하고 지침에 따라 시뮬레이션 실행 스크립트에 추가 단계를 추가합니다.

경우! [파일 isdirectory verilog_libs] {
파일 mkdir verilog_libs
}

vlib verilog_libs/altera_mf_ver
vmap altera_mf_ver ./verilog_libs/altera_mf_ver
vlog -vlog01compat -work altera_mf_ver {c:/intelfpga/17.0/quartus/eda/sim_lib/altera_mf.v}

석영-17.0std-0.12std-windows.exe

석영-17.0std-0.12std-linux.run

석영-17.0std-0.12std-readme.txt

이 문제는 인텔 Quartus Prime Standard Edition 소프트웨어 버전 18.0부터 해결됩니다