중요 문제
설명
예, Arria®V용 1G/2.5G/5G/10G 다중 속도 이더넷 PHY IP 코어를 인스턴스화하거나 VHDL 내의 Arria® 10개 디바이스가 블록을 생성하는 경우 타이밍 제약 파일(.sdc) 문제가 있습니다.
IP 코어에서 제공하는 타이밍 제약이 유효하지 않으며 적절한 타이밍 분석이 수행되지 않습니다.
해결 방법
이 문제를 해결하려면 VHDL 생성 블록을 사용하여 IP 코어를 인스턴스화하지 마십시오.
이 문제는 인텔® Quartus® Prime 소프트웨어의 향후 릴리스에서 수정될 예정입니다.