설명
PCI Express®용 Stratix® IV 하드 IP에서는 일부 구성을 통해 coreclkout_hip에서 파생된 PLL에서 pld_clk 구동할 수 있었습니다. Stratix V 하드 IP를 사용하는 경우 이 구현이 지원되지 않습니다.
해결 방법
Stratix V의 경우 PCI Express용 Stratix V 하드 IP 사용 설명서의 클록 신호 섹션에 있는 클록 신호 하드 IP 구현 표에 표시된 대로 pld_clk coreclkout_hip 에 연결합니다.