문서 ID: 000076534 콘텐츠 형태: 문제 해결 마지막 검토일: 2020-10-16

RX Simplex 모드에서 JESD204C 인텔® FPGA IP를 사용하여 인텔® Stratix® 10 FPGA 또는 Intel Agilex® 7 설계를 컴파일할 때 RAM 블록이 합성되는 것과 관련된 많은 경고가 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • JESD204B 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    E-Tile 트랜시버가 있는 인텔® Stratix® 10개 장치 또는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.2 이상을 사용하는 Intel Agilex® 7 장치를 대상으로 하는 RX Simplex 모드의 JESD204C 인텔® FPGA IP 사용하여 설계를 컴파일할 때 아래에 표시된 것과 같은 경고가 표시될 수 있습니다.

    다음 경고는 신호 rx_eb_data_soemb_out_w_w[L-1:0] 및 rx_eb_data_somb_out_w_w[L-1:0] 신호와 관련이 있으며 각 신호의 비트 [0]만 전송 계층에 대한 입력으로 사용되므로 무시해도 됩니다.

    경고(14320): 합성된 노드 "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[129]"

    경고(14320): 합성된 노드 "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[130]"

    다음 경고는 동기화 헤더 구성이 CRC-12인 경우 신호 j204c_rx_cmd_data [18:7]과 관련이 있습니다.

    그러나 CRC-12 구성은 하위 7비트만 사용하므로 무시해도 됩니다(따라서 12개의 신호가 합성됨).

    경고(14320): 합성된 노드 "u_j204c_rx_tx_ss|j204c_rx_tx_ip|intel_jesd204c|intel_jesd204c|j204c_rx_base_inst|j204c_rx_ll_top_inst|rx_ll_per_lane_inst[0].j204c_rx_eb_inst|j204c_eb_fifo|j204c_rx_eb_fifo_noecc_inst|j204c_rx_eb_fifo_noecc|scfifo_component|auto_generated|dpfifo|FIFOram|altera_syncram_impl1|q_b[138]"

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    해결 방법

    이러한 경고 메시지는 예상된 것이며 무시해도 됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    모두 표시

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