문서 ID: 000080674 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-04-11

PCIe* IP용 Stratix® V Avalon® ST 인터페이스에서 pin_perst 신호가 방출된 후 reset_status 신호가 토글되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • 인텔® Quartus® Prime Standard Edition
  • PCI Express*용 Stratix® V 하드 IP 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    PCIe* IP용 Stratix® V Avalon®-ST 인터페이스를 사용하는 경우, pin_perst 해제된 후 ltssmstate 신호가 Polling.Active(0x2)에 도달하기 전에 reset_status 신호 토깅을 관찰할 수 있습니다. ltssmstate 신호가 Polling.Active(0x2)보다 클 때까지 이 동작을 안전하게 무시하고 reset_status 신호를 샘플링할 수 있습니다.

    해결 방법

    이 정보는 PCIe* 솔루션 사용자 가이드용 Stratix® V Avalon® ST 인터페이스의 향후 릴리스에 추가될 예정입니다.

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