예, 최상위 래퍼 파일에서 마스터/슬레이브 DDR3 UniPHY 예제 디자인을 인스턴스화할 수 있지만 마스터의 새로운 계층 구조를 반영하려면 __p0_timing.tcl 파일의 master_instname 변경해야 합니다. 이 작업이 수행되지 않으면 컴파일 중에 무시된 제약 경고가 여러 차례 발생하며 DDR3 인터페이스가 타이밍을 충족하지 못할 수 있습니다.
Quartus® II 소프트웨어 버전 11.1 이상에서 마스터 DDR3 컨트롤러에 대한 예제 디자인을 생성할 때 예제 디자인에는 두 개의 DDR3 인스턴스가 포함됩니다. 인스턴스 IF0은 마스터 컨트롤러이며 인스턴스 IF1은 슬레이브 컨트롤러입니다. 슬레이브 컨트롤러의 p0_timing.tcl 파일에는 다음과 같은 master_instname 변수가 마스터의 인스턴스 이름으로 설정됩니다.
설정::master_instname "if0"
마스터/슬레이브 예제 디자인을 최상위 래퍼 파일에 넣으면 새로운 수준의 계층 구조를 반영하도록 __p0_timing.tcl 파일을 수정해야 합니다. 예를 들어, DDR3 코어의 이름이 "ddr3_test"이며 예시 설계가 인스턴스 이름 "ddr3_test_inst"이 있는 최상위 래퍼에 배치된 경우, ddr3_test_if1_p0_timing.tcl 파일의 master_instname 변수는 다음과 같이 수정해야 합니다.
세트 ::master_instname "ddr3_test_inst|if0"
변경 후 디자인을 다시 컴파일합니다. 더 이상 DDR3 코어에 대한 무시된 제약 조건을 볼 수 없으며 TimeQuest의 보고서 DDR 보고서는 모든 타이밍을 충족해야 합니다.