설명
FPGA Download Cable II(이전의 USB Blaster II 다운로드 케이블)의 자동 조정 주파수 기능으로 인해 전원을 껐다 켠 후 주파수(TCK)가 24MHz로 설정되지만, Agilex™ DDR4 FPGA IP 예제 설계는 JTAG 주파수(TCK)를 16MHz로 제한하여 시스템 내 소스 및 프로브 인스턴스가 잘못된 데이터를 캡처하도록 합니다.
해결 방법
이 문제를 해결하려면 Agilex™ FPGA DDR4 IP 예제 설계 테스트를 실행하기 전에 JTAG TCK를 16MHz로 설정합니다. 빈도가 올바르게 설정되면 디자인을 컴파일할 때 다음 경고를 무시해도 됩니다.
경고: 외부 메모리 인터페이스 IP 예제 설계는 jtag_example.sdc의 기본 JTAG 타이밍 제약 조건을 사용하고 있습니다. 올바른 하드웨어 동작을 위해서는 타이밍 제약 조건을 검토하고 타이밍 제약 조건이 JTAG 토폴로지 및 클럭 속도를 정확하게 반영하는지 확인해야 합니다.