문서 ID: 000093108 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-12-01

외부 루프백 모드에서 F-Tile PMA/FEC Direct PHY 인텔® FPGA IP 사용할 때 높은 비트 오류율(BER)이 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 결정적 지연 PHY 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    기본 F-Tile PMA/FEC Direct PHY 송신기 매개변수 설정의 제한으로 인해 외부 루프백 삽입 손실이 5dB보다 크면 높은 비트 오류율(BER)을 볼 수 있습니다. 기본 송신기 매개변수는 삽입 손실이 5dB보다 작은 경우에만 잘 작동할 수 있습니다.

    해결 방법

    삽입 손실이 5dB보다 큰 상황에서는 BER을 피하기 위해 qsf 파일에 최적의 TX 아날로그 매개변수를 추가해야 합니다. 디버그를 안내하기 위해 향후 애플리케이션 노트가 업데이트될 예정입니다.

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