설명
인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.1의 문제로 인해 AXI-Lite 클라이언트 인터페이스의 데이터 리디백이 이더넷 하위 시스템 인텔® FPGA IP F-tile 변종을 사용하여 데이터 손상이 발생하며, AXI-Lite 읽기 트랜잭션이 subsystem_cold_rst_n 있을 때 진행 중인 경우 발생합니다. 이 경우 기본 이더넷 하드 IP에서 다시 읽는 첫 번째 데이터가 유효하지 않습니다.
해결 방법
이 문제를 해결하려면 기본 이더넷 하드 IP에 대한 AXI_lite 읽기 트랜잭션 중에 subsystem_cold_rst_n 주장하는 경우, 첫 번째 읽기 트랜잭션의 읽기 데이터를 무시하고 동일한 위치에 추가 읽기를 수행하여 적절한 읽기 데이터 값을 획득해야 합니다.