설명
Quartus® Prime Pro Edition 소프트웨어 버전 24.3.1의 문제로 인해 구성 클럭 IP에서 생성된 클럭은 타이밍 분석에서 고려되지 않습니다. altera_s10_configuration_clock.sdc 파일의 부정확한 제약 조건으로 인해 이 문제가 발생했습니다.
위의 문제로 인해 다음과 같은 실패 현상이 발생할 수 있습니다.
- 구성 클럭 IP에서 생성된 클럭이 F-타일 프로토콜 IP의 재구성 클럭을 생성하기 위한 참조 클럭으로 사용되는 경우 다음에 대한 액세스 장애가 발생할 수 있습니다.
- Avalon® 메모리 매핑(AVMM) 인터페이스
- 트랜시버 툴 키트(TTK)
- 이더넷 툴 키트(ETK)
- 설계에서 구성 클럭 IP를 캡슐화하는 IP를 인스턴스화한 경우 유사한 경고 메시지가 표시될 수 있습니다. CLK-30028 – Invalid Generated Clock – complaining master clock for these clock assignments could not be derived. 예를 들어 다음 IP가 구성 클럭 IP를 인스턴스화했습니다.
- PCI Express용 F-타일 Avalon® 스트리밍 IP
- PCI Express용 R-타일 Avalon® 스트리밍 IP
- 부분 재구성 컨트롤러 IP
- 구성 클럭 IP에서 생성된 클럭을 사용하여 모듈을 구동하는 경우 이 클럭 도메인의 모든 로직이 비정상적으로 작동할 수 있습니다. 예를 들어 다음과 같은 문제가 발생할 수 있습니다.
- 하드 프로세서 시스템(HPS)
- 경량 HPS-to-FPGA(LWH2F)
해결 방법
위의 문제를 해결하려면 다음 단계를 수행할 수 있습니다.
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altera_s10_configuration_clock.sdc 파일을 엽니다.
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"create_clock -name altera_int_osc_clk -period 4.000 [get_nodes {*|intosc|oscillator_dut~oscillator_clock.reg}]"를 "create_clock -name altera_int_osc_clk -period 4.000 [get_nodes {*|intosc|oscillator_dut~oscillator_clock}]"로 변경합니다.
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SDC 파일을 저장하고 설계를 다시 컴파일합니다.
Quartus® Prime Pro Edition 소프트웨어 버전 24.3.1에서 이 문제를 해결하기 위한 패치를 사용할 수 있습니다. 다음 링크에서 패치 1.14를 다운로드하여 설치합니다.
- Windows*용 패치 1.14(quartus-24.3.1-1.14-windows.exe)
- Linux*용 패치 1.14(quartus-24.3.1-1.14-linux.run)
- 패치 1.14 추가 정보(quartus-24.3.1-1.14-readme.txt)
이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 25.1에서 수정되었습니다.