Verilog HDL: 비동기 재설정으로 카운터

이 예에서는 비동기 재설정 및 카운트 활성화 입력이 있는 Verilog HDL의 8비트 카운터에 대해 설명합니다. 합성 도구는 HDL 코드에서 카운터 디자인을 감지하고 lpm_counter 메가 기능을 추론합니다.

비동기 재설정 최상위 다이어그램으로 카운터

그림 1. 비동기 재설정 최상위 다이어그램으로 카운터

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표 1은 포트를 나열하고 각 포트에 대한 설명을 제공합니다.

표 1. 비동기 재설정 포트 목록으로 카운터

포트 이름 유형 설명
Clk 입력 시계
재설정 입력 비동기 재설정
Ena 입력 카운트 활성화
결과[7:0] 출력 8비트 카운터 출력
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