POS-PHY 레벨 4(SPI-4.2) 외부 PLL 공유

이 설계 예는 SPI-4.2 송신기와 수신기 코어 간의 외부 위상 잠금 루프(PLL) 공유를 수행하는 방법을 보여줍니다.

일반적으로 SPI-4.2 송신기와 수신기에 대한 내부 PLL 공유는 컴파일 중에 Quartus® II 합성 도구에 의해 자동으로 수행됩니다. 그러나 내부 PLL 공유가 작동하지 않는 특별한 경우가 있습니다. 예를 들어, Stratix® IV GX ES 장치의 SPI-4.2 ALTLVDS 메가 기능으로 인해 DPA 정렬 문제가 발생하여 내부 PLL 공유가 지원되지 않습니다. 이 경우 PLL 병합을 활성화하기 위해 외부 PLL 공유를 사용하는 작업 해결이 있습니다.

내부 PLL 공유 방법에 대한 자세한 내용은 POS-PHY 레벨 4 MegaCore 기능 사용자 가이드(PDF)의 부록 B 를 참조하십시오.

Stratix IV GX ES 장치의 DPA 잘못 정렬 문제에 대한 자세한 내용은 Stratix IV GX ES errata 시트 를참조하십시오.

이 설계 예는 Quartus II 9.1을 사용하여 작성 및 검증되었습니다.

이 예에 사용된 파일을 다운로드하십시오.

이 설계의 사용은 인텔® 설계 예시 라이센스 계약의 이용 약관에 따라 적용됩니다.

그림 1은 기능 시뮬레이션 아키텍처의 블록 다이어그램을 보여줍니다.

그림 1. SPI-4.2 외부 PLL 공유 기능 시뮬레이션 아키텍처.

테스트 중인 장치(DUT) 모듈은 SPI-4.2 송신기와 수신기 코어, merge_pll 장치, 128비트 호스트 소스 유닛 및 128비트 에이전트 싱크 유닛으로 구성됩니다. 호스트 소스는 Atlantic™ 인터페이스를 사용하여 SPI-4.2 송신기 코어로 데이터를 전송하고, 128비트 에이전트 싱크는 SPI-4.2 수신기 코어로부터 데이터를 수신합니다. merge_pll 장치는 SPI-4.2 송신기와 수신기 코어 모두에 대해 빠른 클럭, 저속 클럭 및 클럭을 생성합니다. 또한 이 장치는 SPI-4.2 수신기 코어에 대한 rxsys_clk 신호를 생성합니다.

테스트 벤치 모듈은 SPI-4.2 송신기 코어에 대한 동일한 128비트 호스트 소스와 SPI-4.2 수신기 코어용 64비트 변형 에이전트 싱크 모듈로 구성됩니다. 테스트 벤치 모듈의 SPI-4.2 수신기 코어는 64비트 변형 데이터 경로 폭을 사용합니다. 테스트 벤치 모듈용 SPI-4.2 송신기와 수신기 코어는 모두 외부 PLL 공유를 사용하지 않습니다. 실제 하드웨어 구현에서는 동일한 기능을 실행하는 타사 SPI-4.2 장치로 교체할 수 있습니다.

그림 2는 설계 예의 컴파일 보고서를 보여줍니다. 보고서에서 사용된 PLL 수는 8개 중 1개입니다.