Stratix III 및 Stratix IV FPGA 제품군에는 DSP 응용 프로그램에 최적화된 고성능 디지털 신호 처리(DSP) 블록이 있습니다. 이 템플릿은 Stratix III 및 Stratix IV 장치에서 Verilog HDL 코드의 다양한 기능으로 DSP 블록을 추론하는 방법의 예를 보여줍니다.
다음 DSP 작업(예시에서 리소스 사용)은 하나의 DSP 블록 18비트 요소에 적합합니다.
- 4개의 승수 추가기
- 4개의 승수 누적기
- 시프트 등록 입력이 포함된 4개의 승수 추가기
- 복잡한 곱셈
- 출력 추가기 체인 포함 8개의 승수 추가기
또한 이러한 DSP 작업에 대해 레지스터 패킹이 발생하면 레지스터에 추가 로직 셀이 필요하지 않습니다.
이 예에 사용된 파일을 다운로드하십시오.
이 설계의 사용은 인텔® 설계 예시 라이센스 계약의이용 약관에 따라 달라질 수 있습니다.
zip 다운로드 파일은 다음과 같습니다.
- four_mult_add - 폴더에는 4개의 승수 추가기 예에 대한 Quartus® II 개발 소프트웨어 프로젝트 및 소스 파일이 포함되어 있습니다.
- four_mult_accum - 폴더에는 4개의 승수 누적기 예에 대한 Quartus II 프로젝트 및 소스 파일이 포함되어 있습니다.
- four_mult_add_shift_register_input - 폴더에는 Shift 등록 입력 예가 포함된 4개의 승수 추가기용 Quartus II 프로젝트 및 소스 파일이 포함되어 있습니다.
- complex_mult - 폴더에는 복잡한 곱셈 예에 대한 Quartus II 프로젝트 및 소스 파일이 포함되어 있습니다.
- sum_of_eight_adder_chain - 폴더에는 출력 가더 체인 예가 포함된 8개의 승수 추가기에 대한 Quartus II 프로젝트 및 소스 파일이 포함되어 있습니다.