Synopsys® 설계 제약(SDC) 명령 create_generated_clock사용하면 생성된 클럭의 임의 숫자와 깊이를 생성할 수 있습니다. 이 방법은 다음 시나리오에서 유용합니다. 그림 1과 2를 참조하십시오.
그림 1. 레지스터 div2reg의 출력에서 생성된 클럭이 필요한 간단한 회로를 보여줍니다.
아래의 SDC 명령은 위 회로의 클럭을 제한합니다.
#Constrain the base clock create_clock -add -period 10.000 \ -waveform { 0.000 5.000 } \ -name clock_name \ [get_ports clock] #Constrain the divide by 2 register clock create_generated_clock -add -source clock \ -name div2clock \ -divide_by 2 \ -master_clock clock_name \ [get_pins div2reg|regout]
예제 회로 create_generated_clock_ex1.qar 를 다운로드하십시오.
이 설계의 사용은 인텔® 설계 예시 라이센스 계약의이용 약관에 따라 달라질 수 있습니다.
그림 2. 레지스터 div2reg의 출력에서 생성된 클럭이 필요한 간단한 회로를 보여줍니다.
아래의 SDC 명령은 위 회로의 클럭을 제한합니다.
#Constrain the base clock create_clock -add -period 10.000 \ -waveform { 0.000 5.000 } \ -name clock_name \ [get_ports clock] #Constrain the output clock clock create_generated_clock -add -source PLL_inst|inclk[0] \ -name PLL_inst|clk[1] \ -multiply_by 2 \ -master_clock clock_name \ [get_pins PLL_inst|clk[1]]
예시 회로 create_generated_clock_pll.qar 를 다운로드하십시오.
이 설계의 사용은 인텔 설계 예시 라이센스 계약의이용 약관에 따라 적용됩니다.