장치 구성 지원 센터

장치 구성 지원 센터는 설계 선택 및 구성 기능 구현에 대한 설명서 및 교육을 제공합니다.

장치 구성 지원 센터는 Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10 및 Cyclone® 10 장치에 대한 리소스를 제공합니다.

구성 체계 및 기능을 선택, 설계 및 구현하는 방법에 대한 정보를 찾을 수 있습니다. 시스템을 시작하고 구성 링크를 디버깅하는 방법에 대한 지침도 있습니다. 이 페이지는 처음부터 끝까지 구성 시스템 디자인 흐름에 맞는 카테고리로 구성되어 있습니다.

Agilex™ 7 시스템 아키텍처 및 Agilex™ 5 시스템 아키텍처에 대한 추가 지원을 받고, 주요 중요 리소스 및 문서를 표시하는 표준 개발 흐름에 대한 단계별 안내 여정을 확인하십시오.

다른 장치의 경우 장치 및 제품 지원 컬렉션을 검색하십시오.

1. 장치별 구성 세부 정보

표 1 - 구성 체계 및 기능 개요

장치 제품군	구성 체계				구성 기능
	음모	데이터 폭	최대 클럭 속도	최대 데이터 속도	디자인 보안	부분 재구성 (2)	원격 시스템 업데이트	단일 이벤트 업셋	프로토콜을 통한 구성
애자일렉스™ 7	스트리밍 Avalon®	32비트	125 메가헤르츠	4000 Mbps의	√	√	병렬 플래시 로더 II IP 코어	√	해당 없음
		16비트	125 메가헤르츠	2000 Mbps의	√	√
		8비트	125 메가헤르츠	1000 Mbps의	√	√
	활성 직렬(AS)	4비트	166⁽¹⁾ 메가헤르츠	664 Mbps의	√	√	√	√	√
	JTAG (지태그)	1 비트	30 메가헤르츠	30 Mbps의	√	√	해당 없음	√	해당 없음
애자일렉스™ 5	스트리밍 Avalon®	16비트	125 메가헤르츠	2000 Mbps의	√	√	병렬 플래시 로더 II IP 코어	√	해당 없음
	스트리밍 Avalon®	8비트	125 메가헤르츠	1000 Mbps의	√	√	병렬 플래시 로더 II IP 코어	√	해당 없음
	활성 직렬(AS)	4비트	166⁽¹⁾ 메가헤르츠	664 Mbps의	√	√	√	√	√
	JTAG (지태그)	1 비트	30 메가헤르츠	30 Mbps의	√	√	해당 없음	√	해당 없음
Stratix® 10	Avalon®-ST	32비트	125 메가헤르츠	4000 Mbps의	√	√	병렬 플래시 로더 II IP 코어	√	해당 없음
		16비트	125 메가헤르츠	2000 Mbps의	√	√
		8비트	125 메가헤르츠	1000 Mbps의	√	√
	활성 직렬(AS)	4비트	125⁽¹⁾메가헤르츠	500 Mbps의	√	√	√	√	√
	JTAG (지태그)	1 비트	30 메가헤르츠	30 Mbps의	√	√	해당 없음	√	해당 없음
Arria® 10	HPS를 통한 구성	32비트	100 메가헤르츠	3200 Mbps의	√	√	HPS를 통해	√	해당 없음
	HPS를 통한 구성	16비트	100 메가헤르츠	1600 Mbps의	√	√	HPS를 통해	√	해당 없음
	FPP(Fast Passive Parallel)	32비트	100 메가헤르츠	3200 Mbps의	√	√	병렬 플래시 로더 IP 코어	√	해당 없음
		16비트	100 메가헤르츠	1600 Mbps의	√
		8비트	100 메가헤르츠	800 Mbps의	√
	활성 직렬(AS)	4비트	100 메가헤르츠	400 Mbps의	√	√⁽³⁾	√	√	√
	활성 직렬(AS)	1 비트	100 메가헤르츠	100 Mbps의	√	√⁽³⁾	√	√	√
	패시브 직렬(PS)	1 비트	100 메가헤르츠	100 Mbps의	√	√⁽³⁾	병렬 플래시 로더 IP 코어	√	해당 없음
	JTAG (지태그)	1 비트	33 메가헤르츠	33 Mbps의		√⁽³⁾	해당 없음	√	해당 없음
Cyclone® 10 GX	FPP(Fast Passive Parallel)	32비트	100 메가헤르츠	3200 Mbps의	√	√	병렬 플래시 로더 IP 코어	√	해당 없음
		16비트	100 메가헤르츠	1600 Mbps의	√
		8비트	100 메가헤르츠	800 Mbps의	√
	활성 직렬(AS)	4 비트	100 메가헤르츠	400 Mbps의	√	√⁽³⁾	√	√	√
	활성 직렬(AS)	1비트	100 메가헤르츠	100 Mbps의	√	√⁽³⁾	√	√	√
	패시브 직렬(PS)	1 비트	100 메가헤르츠	100 Mbps의	√	√⁽³⁾	병렬 플래시 로더 IP 코어	√	해당 없음
	JTAG (지태그)	1 비트	33 메가헤르츠	33 Mbps의	해당 없음	√⁽³⁾	해당 없음	√	해당 없음
Cyclone® 10 LP	FPP(Fast Passive Parallel)	8비트	66⁽⁴⁾/100⁽⁶⁾ 메가헤르츠	528⁽⁴⁾/800⁽⁶⁾ Mbps	해당 없음	해당 없음	병렬 플래시 로더 IP 코어	√	해당 없음
	패시브 직렬(PS)	1 비트	66⁽⁴⁾/133⁽⁵⁾ 메가헤르츠	66⁽⁴⁾/133⁽⁵⁾ Mbps	해당 없음	해당 없음	병렬 플래시 로더 IP 코어	√	해당 없음
	활성 직렬(AS)	1 비트	40 메가헤르츠	40 Mbps의	해당 없음	해당 없음	√	√	해당 없음
	JTAG (지태그)	1 비트	25 메가헤르츠	25 Mbps의	해당 없음	해당 없음	해당 없음	√	해당 없음
노트: OSC_CLK_1를 구성 클럭 소스로 사용할 때의 최대 클럭 속도입니다. 내부 발진기를 구성 클럭 소스로 사용하는 경우, SmartVID 작동 중 또는 디바이스가 사용자 모드일 때 최대 클럭 속도가 감소합니다. 장치가 완전히 구성된 후 부분 재구성을 수행할 수 있습니다. 자세한 내용은 부분 재구성 사용 설명서를 참조하십시오. 부분 구성은 내부 호스트로 구성된 경우에만 수행할 수 있습니다. 내부 로직용 공급 전압, VCCINT = 1.0V. 내부 로직용 공급 전압, VCCINT = 1.2V. 내부 로직용 공급 전압, VCCINT = 1.2V. Cyclone 10LP 1.2V 코어 전압 장치는 10CL006, 10CL010, 10CL016, 10CL025 및 10CL040에 대해서만 133MHz DCLK fMAX를 지원합니다.

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2. 구성 체계 및 IP

구성 사용자 안내서

Agilex™ 7 장치

Agilex™ 7 구성 사용자 가이드

Agilex™ 5 장치

장치 구성 사용자 가이드: Agilex™ 5 FPGAs 및 SoC

Stratix 10® 기기

Stratix® 10 구성 사용 설명서

HPS를 통한 구성

HPS(Hard Processor System)를 활용하여 SoC 장치의 FPGA 부분 구성

Agilex™ 7 장치

Agilex™ 7 하드 프로세서 시스템 기술 참조 매뉴얼

Agilex™ 5 장치

하드 프로세서 시스템 기술 참조 설명서: Agilex™ 5 SoC

Stratix® 10 기기

Arria® 10 기기

빠른 패시브 병렬

Arria® 10 기기

Arria® 10 코어 패브릭 및 범용 I/O 핸드북

Cyclone® 10 GX 장치

Cyclone® 10 GX 코어 패브릭 및 범용 I/O 핸드북

Cyclone® 10 LP 장치

Cyclone® 10 LP 코어 패브릭 및 범용 I/O 핸드북

추가 자료:

FPGA 병렬 플래시 로더 IP 코어 사용 설명서

활성 직렬

Agilex™ 7 장치

Agilex™ 7 구성 사용자 가이드

Agilex™ 5 장치

장치 구성 사용자 가이드: Agilex™ 5 FPGAs 및 SoC

Stratix® 10 기기

Stratix® 10 구성 사용 설명서

Arria® 10 기기

Arria® 10 코어 패브릭 및 범용 I/O 핸드북

Cyclone® 10 GX 장치

Cyclone® 10 GX 코어 패브릭 및 범용 I/O 핸드북

Cyclone® 10 LP 장치

Cyclone® 10 LP 코어 패브릭 및 범용 I/O 핸드북

추가 자료:

패시브 직렬

Arria® 10 GX 장치

Arria® 10 코어 패브릭 및 범용 I/O 핸드북

Cyclone® 10 GX 장치

Cyclone® 10 GX 코어 패브릭 및 범용 I/O 핸드북

Cyclone® 10 LP 장치

Cyclone® 10 LP 코어 패브릭 및 범용 I/O 핸드북

추가 자료:

FPGA 병렬 플래시 로더 IP 코어 사용 설명서

JTAG (지태그)

Agilex™ 7 장치

Agilex™ 5 장치

장치 구성 사용자 가이드: Agilex™ 5 FPGAs 및 SoC

Stratix® 10 기기

Arria® 10 기기

Arria® 10 코어 패브릭 및 범용 I/O 핸드북

Cyclone® 10 GX 장치

Cyclone® 10 GX 코어 패브릭 및 범용 I/O 핸드북

Cyclone® 10 LP 장치

Cyclone® 10 LP 코어 패브릭 및 범용 I/O 핸드북

추가 자료:

3. 고급 구성 기능

장치 보안

Agilex™ 7 장치

Agilex™ 7 장치 보안 사용자 가이드

Stratix® 10 기기

Stratix® 10 장치 보안 사용 설명서

Arria® 10 기기

Arria® 10 코어 패브릭 및 범용 I/O 핸드북

Cyclone® 10 GX 장치

Cyclone® 10 GX 코어 패브릭 및 범용 I/O 핸드북

추가 자료:

AN 556: FPGAs의 설계 보안 기능 사용

부분 재구성

Agilex™ 7 장치

부분 재구성 솔루션 IP 사용 설명서

Agilex™ 5 장치

부분 재구성 솔루션 IP 사용 설명서

Stratix® 10 기기

Arria® 10 기기

Cyclone® 10 GX 장치

부분 재구성 솔루션 IP 사용 설명서

추가 자료:

원격 시스템 업그레이드

Agilex™ 7 장치

Agilex™ 7 구성 사용자 가이드

Agilex™ 5 장치

장치 구성 사용자 가이드: Agilex™ 5 FPGAs 및 SoC

Stratix® 10 기기

Arria® 10 기기

Arria® 10 코어 패브릭 및 범용 I/O 핸드북

Cyclone® 10 GX 장치

Cyclone® 10 GX 코어 패브릭 및 범용 I/O 핸드북

Cyclone® 10 LP 장치

Cyclone® 10 LP 코어 패브릭 및 범용 I/O 핸드북

추가 자료:

원격 업데이트 FPGA IP 코어 사용자 가이드

SEU(Single Event Upset) 완화

Agilex™ 7 장치

Agilex™ 7 SEU 완화 사용자 가이드

Agilex™ 5 장치

SEU 완화 사용자 가이드: Agilex™ 5 FPGAs 및 SoC

Stratix® 10 기기

Stratix® 10 SEU 완화 사용자 가이드

Arria® 10 기기

Cyclone® 10 GX 장치

Cyclone® 10 GX 코어 패브릭 및 범용 I/O 핸드북

Cyclone® 10 LP 장치

Cyclone® 10 LP 코어 패브릭 및 범용 I/O 핸드북

추가 자료:

프로토콜을 통한 구성(CvP)

프로토콜 지원 페이지를 통한 구성

Agilex™ 7 장치

프로토콜(CvP) 구현을 통한 Agilex™ 7 장치 구성 사용자 가이드

Agilex™ 5 장치

프로토콜을 통한 구성(CvP) 구현 사용자 가이드: Agilex™ 5 FPGAs 및 SoC

Stratix® 10 기기

Stratix® 10 프로토콜을 통한 구성(CvP) 구현 사용자 가이드

Arria® 10 기기

Cyclone® 10 GX 장치

플래시 액세스 IP

Agilex™ 7 장치

Agilex™ 5 장치

사서함 클라이언트 FPGA IP 사용자 가이드

Stratix® 10 기기

Arria® 10 기기

Cyclone® 10 GX 장치

Cyclone® 10 LP 장치

칩 ID IP

Agilex™ 7 장치

Agilex™ 5 장치

사서함 클라이언트 FPGA IP 사용자 가이드

Stratix® 10 기기

칩 ID FPGA IP 코어 사용 설명서

Arria® 10 기기

칩 ID FPGA IP 코어 사용 설명서

Cyclone® 10 GX 장치

칩 ID FPGA IP 코어 사용 설명서

4. Quartus® Prime 소프트웨어 설계 흐름

표 2 - 장치 구성 설정 및 프로그래밍 파일 생성 흐름

항목	설명
일반 설정	Quartus Prime 소프트웨어의 장치 및 핀 옵션 대화 상자의 일반 페이지. 장치 옵션을 지정합니다. 이러한 옵션은 구성 체계에 독립적입니다.
구성 설정	Quartus Prime 소프트웨어에서 장치 및 핀 옵션 대화 상자의 구성 페이지. 장치 구성 구성표, 구성 장치 설정 및 구성 핀 설정을 지정합니다.
프로그래밍 파일 설정	Quartus Prime 소프트웨어에서 장치 및 핀 옵션 대화 상자의 프로그래밍 파일 페이지. 생성할 프로그래밍 파일 형식을 선택합니다. 이 페이지에서 프로그래밍 파일을 선택하는 것은 선택 사항이며, 사용자는 프로그래밍 파일 변환 또는 프로그래밍 파일 생성기를 사용하여 선택한 구성 체계에 사용할 프로그래밍 파일 유형을 변환/생성하는 것이 좋습니다.
기타 선택적 고급 기능 설정	오류 감지 CRC, CvP 설정 및 Quartus Prime 소프트웨어의 장치 및 핀 옵션 대화 상자의 부분 재구성 페이지. 오류 감지 CRC 페이지 - 오류 감지 사용 여부와 오류 감지 검사 속도를 지정합니다. CvP 설정 페이지 - CvP 설정 유형을 지정합니다. 부분 재구성 페이지 - 부분 재구성 설정을 지정합니다.
구성 및 프로그래밍 파일 생성	설계 컴파일이 완료되면 프로그래밍 파일 변환 또는 프로그래밍 파일 생성기가 Quartus Prime 소프트웨어의 도구가 되어 선택한 구성 체계 또는 구성 기능에 대한 프로그래밍 파일 유형을 변환/생성합니다.

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장치 구성 설정과 구성 및 프로그래밍 파일 생성에 대한 정보는 어디서 찾을 수 있습니까?

Agilex™ 7 장치

Agilex™ 7 구성 사용자 가이드

Agilex™ 5 장치

장치 구성 사용자 가이드: Agilex™ 5 FPGAs 및 SoC

Stratix® 10 기기

Stratix® 10 구성 사용 설명서

Arria® 10 기기

Arria® 10 코어 패브릭 및 범용 I/O 핸드북

Cyclone® 10 GX 장치

Cyclone® 10 GX 코어 패브릭 및 범용 I/O 핸드북

Cyclone® 10 LP 장치

Cyclone® 10 LP 코어 패브릭 및 범용 I/O 핸드북

5. 보드 설계

장치 구성 설계 지침에 대한 정보는 어디에서 찾을 수 있습니까?

Agilex™ 7 장치

AN 886: Agilex™ 7 장치 설계 지침

Agilex™ 5 장치

Stratix® 10 기기

Stratix® 10 장치 설계 지침

Arria® 10 기기

Cyclone® 10 GX 장치

Cyclone® 10 GX 장치 설계 지침

구성 핀의 연결 지침에 대한 정보는 어디에서 찾을 수 있습니까?

Agilex™ 7 장치

Agilex™ 7 장치 제품군 핀 연결 지침

Agilex™ 5 장치

핀 연결 지침: Agilex™ 5 FPGAs 및 SoC

Stratix® 10 기기

Stratix® 10 장치 제품군 핀 연결 지침

Arria® 10 기기

Arria® 10 GX, GT 및 SX 장치 제품군 핀 연결 지침

Cyclone® 10 GX 장치

Cyclone® 10 GX 장치 제품군 핀 연결 지침

Cyclone® 10 LP 장치

Cyclone® 10 LP 장치 제품군 핀 연결 지침

구성 사양에 대한 정보는 어디서 찾을 수 있습니까?

장치 데이터시트의 구성 사양은 다음 사양을 지정합니다.

구성 제어 핀의 타이밍 사양
지원되는 각 구성 체계에 대한 타이밍/성능 사양
구성 비트스트림 크기

Agilex™ 7 장치

Agilex™ 7 장치 데이터시트

Agilex™ 5 장치

Agilex™ 5 FPGAs 및 SoC 장치 데이터 시트

Stratix® 10 기기

Stratix® 10 장치 데이터시트

Arria® 10 기기

Cyclone® 10 GX 장치

Cyclone® 10 LP 장치

6. 디버그

구성 디버거 도구는 프로그래밍 및 구성 문제를 디버깅하는 데 도움이 됩니다. 이 도구는 Quartus® Prime Pro Edition 프로그래머 버전 21.3 이상에서 지원됩니다.

AN 955: 프로그래머의 구성 디버거 도구

FPGA 구성 문제 해결사

Agilex™ 7 및 Stratix® 10 FPGA JTAG를 사용하는 시스템 콘솔 디버깅 도구

AN 936: JTAG 인터페이스를 통해 SDM 명령 실행

Stratix® 10 FPGA SDM 디버그 툴킷은 구성 문제를 디버깅하는 데 도움이 됩니다.

Quartus Prime Pro Edition 소프트웨어 v18.1 이상에서 사용할 수 있습니다.

Arria® 10 장치에서 구성 오류/설계 보안/오류 감지 순환 중복 검사(CRC)를 디버깅하기 위한 도구를 검색하십니까?

이 구성 진단 도구를 얻으려면 Altera 영업 담당자에게 문의하십시오.

이 문제 해결사 또는 오류 트리 분석을 사용하여 가능한 구성 실패 원인을 식별할 수 있습니다.

지식 기반 솔루션

기술 자료로 이동하여 해결책을 찾기 위해 직면한 문제의 키워드를 입력합니다.

구성 장치

표 3 - FPGA 구성 장치

구성 장치 제품군	용량	패키지	전압	FPGA 제품군 호환성
EPCQ-A입니다†	4 메가바이트 - 32 메가바이트	8핀 SOIC	3.3 볼트	Stratix® V, Arria® V, Cyclone® V, Cyclone® 10 LP 및 이전 FPGA 제품군과 호환됩니다.
EPCQ-A입니다†	64 메가바이트 - 128 메가바이트	16핀 SOIC	3.3 볼트	Stratix® V, Arria® V, Cyclone® V, Cyclone® 10 LP 및 이전 FPGA 제품군과 호환됩니다.
참고: † EPCQ-A 제품군은 Quartus® Prime Standard Edition 소프트웨어 v17.1부터 지원됩니다. 버전 17.1 파일 서비스 요청에 포함되지 않은 제품군에 대한 제품군 지원. 구성 장치도 참조하십시오.

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표 4 - 지원되는 타사 구성 장치

FPGA	공급업체	부품 번호		바이트 주소 지정	더미 시계 설정		영구 쿼드 지원 플래시?	지원 카테고리
		접두사	접미사		ASx1	ASx4
애자일렉스™ 7	미크론	MT25QU128	ABA8E12-0AAT	3바이트⁽¹⁾	해당 없음	참고⁽¹⁴⁾	아니오⁽⁶⁾	Altera 테스트 및 지원
		MT25QU256	ABA8E12-0AAT
		MT25QU512	ABB8E12-0AAT
		MT25QU01G	BBB8E12-0AAT
		MT25QU02G	CBB8E12-0AAT
	마크로닉스⁽¹⁰⁾	MX25U12835F	XDI-10G	3바이트⁽¹⁾	해당 없음	참고⁽¹⁴⁾	아니오⁽⁶⁾	Altera 테스트 및 지원
		MX25U25643G	XDI00 시리즈					작동하는 것으로 알려져 있음⁽¹³⁾
		MX25U25645G	XDI00 시리즈					Altera 테스트 및 지원
		MX25U51245G	XDI00 시리즈
		MX66U1G45G	XDI00 시리즈
		MX66U2G45G	XRI00 크랙
	이시(ISSI)	IS25WP256E	-RHLE	3바이트⁽¹⁾	해당 없음	참고⁽¹⁴⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹³⁾
		IS25WP512M	-RHLE
		IS25WP01G	-RHLE⁽²²⁾
	기가디바이스	GD25LB512ME	BFRY⁽²³⁾	3바이트⁽¹⁾	해당 없음	참고⁽¹⁴⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹³⁾
		GD25LT512ME	비리⁽²³⁾
		GD55LB01GE	비리⁽²³⁾
		GD55LT01GE	BFRY⁽²³⁾
		GD55LB02GE	비르⁽²³⁾
	윈본드	W25Q512NW	국제축구연맹^(FIA)(23)	3바이트⁽¹⁾	해당 없음	참고⁽¹⁴⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹³⁾
		W25Q02NW	티비아					작동하는 것으로 알려져 있음⁽¹¹⁾
		W25Q01NW	티비아					작동하는 것으로 알려져 있음⁽¹¹⁾
애자일렉스™ 5	Agilex™ 5 장치는 다음 기준을 모두 충족하는 모든 쿼드 SPI 플래시 장치를 지원할 수 있는 일반 QSPI 플래시 컨트롤러를 지원합니다. 직렬 플래시 검색 가능 매개변수(SFDP) 표준 지원 전용 핀 리셋 지원 Altera는 Micron, Macronix 및 ISSI*의 QSPI 플래시 장치를 사용할 것을 권장합니다. 위의 두 기준을 모두 충족하는 쿼드 SPI 장치는 Quartus 프로그래밍 파일 생성기 도구 및 Quartus 프로그래머 버전 24.1 Pro Edition 이상 버전에서 지원됩니다. 자세한 내용은 장치 구성 사용자 가이드: Agilex™ 5 FPGAs 및 SoC 를 참조하십시오.
Stratix® 10	미크론	MT25QU128	ABA8ESF-0SIT	3바이트⁽¹⁾	해당 없음	참고⁽¹⁴⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹¹⁾
		MT25QU256	ABA8E12-1SIT
		MT25QU512	ABB8ESF-0SIT
		MT25QU01G	BBB8ESF-0SIT					Altera테스트 및 지원
		MT25QU02G	CBB8E12-0SIT					작동하는 것으로 알려져 있음⁽¹¹⁾
	마크로닉스⁽¹⁰⁾	MX25U12835F	미-100	3바이트⁽¹⁾	해당 없음	참고⁽¹⁴⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹¹⁾
		MX25U25643G	XDI00 시리즈					작동하는 것으로 알려져 있음⁽¹³⁾
		MX25U25645G	XDI00 시리즈
		MX25U51245G	XDI00 시리즈
		MX66U51235F	XDI-10G					작동하는 것으로 알려져 있음⁽¹¹⁾
		MX66U1G45G	XDI00 시리즈					작동하는 것으로 알려져 있음⁽¹¹⁾
		MX66U2G45G	XRI00 크랙					Altera 테스트 및 지원
	이시(ISSI)	IS25WP256E	-RHLE	3바이트⁽¹⁾	해당 없음	참고⁽¹⁴⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹³⁾
		IS25WP512M	-RHLE
		IS25WP01G	-라일⁽²²⁾
	기가디바이스	GD25LB512ME	BFRY⁽²³⁾	3바이트⁽¹⁾	해당 없음	참고⁽¹⁴⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹³⁾
		GD25LT512ME	비리⁽²³⁾
		GD55LB01GE	비리⁽²³⁾
		GD55LT01GE	BFRY⁽²³⁾
		GD55LB02GE	비르⁽²³⁾
	윈본드	W25Q512NW	국제축구연맹^(FIA)(23)	3바이트⁽¹⁾	해당 없음	참고⁽¹⁴⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹³⁾
		W25Q02NW	티비아					작동하는 것으로 알려져 있음⁽¹¹⁾
		W25Q01NW	티비아					작동하는 것으로 알려져 있음⁽¹¹⁾
Arria® 10 Cyclone® 10 GX	미크론	MT25QU256	ABA8E12-1SIT	4바이트⁽⁴⁾	10⁽⁴⁾	10⁽⁴⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹¹⁾
		MT25QU512	ABB8ESF-0SIT					작동하는 것으로 알려져 있음⁽¹³⁾
		MT25QU512	ABB8E12-0SIT					작동하는 것으로 알려져 있음⁽¹²⁾
		MT25QL512	ABA8ESF-0SIT
		MT25QL512	ABB8ESF-0SIT
		MT25QU01G	BBB8ESF-0SIT					작동하는 것으로 알려져 있음⁽¹³⁾
		MT25QU01G	BBB8E12-0SIT					작동하는 것으로 알려져 있음⁽¹²⁾
		MT25QU01G	BBA8E12-0SIT					작동하는 것으로 알려져 있음⁽¹²⁾
		MT25QU02G	CBB8E12-0SIT					작동하는 것으로 알려져 있음⁽¹³⁾
	마크로닉스	MX25U256	45GXDI54^(3개)	4바이트⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	예⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹¹⁾
		MX25U512	45GXDI54^(3개)	4바이트⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	예⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹¹⁾
		MX25U512	45GMI00⁽¹⁸⁾	3바이트⁽¹⁾	8⁽¹⁾	6⁽¹⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹²⁾
		MX66L512	35FMI-10G⁽¹⁹⁾	3바이트⁽¹⁾	8⁽¹⁾	6⁽¹⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹²⁾
		MX66U1G	45GXDI54^(3개)	4바이트⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	예⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹¹⁾
		MX66L1G	45GMI-10G⁽²⁰⁾	3바이트⁽¹⁾	8⁽¹⁾	6⁽¹⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹²⁾
		MX66U2G	45GXRI54^(3개)	4바이트⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	예⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹¹⁾
	사이프러스/인피니언	S25FS512	SDSBHV210	3바이트⁽¹⁾⁽²⁾	8⁽¹⁾	6⁽¹⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹²⁾
		S25FL512⁽²⁵⁾	AGMFI011
		S70FL01G⁽²⁵⁾	SAGMFI011
Stratix® V Arria® V Arria® V SoC Cyclone® V Cyclone® V SoC	미크론	MT25QL128	ABA8ESF-0SIT	3바이트⁽¹⁾	12⁽⁴⁾	12⁽⁴⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹³⁾
		MT25QU128	ABA8ESF-0SIT	3바이트⁽¹⁾	10⁽¹⁾	10⁽¹⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹²⁾
		MT25QU256	ABA8ESF-0SIT	3바이트⁽¹⁾	10⁽¹⁾	10⁽¹⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹²⁾
		MT25QL256	ABA8ESF-0SIT	4바이트⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹³⁾
		MT25QL512	ABB8ESF-0SIT	4바이트⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹³⁾
		MT25QL512	ABA8ESF-0SIT	3바이트⁽¹⁾	10⁽¹⁾	10⁽¹⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹²⁾
		MT25QL01G	BBB8ESF-0SIT	4바이트⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹³⁾
		MT25QL02G	CBB8E12-0SIT	4바이트⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹¹⁾
	마크로닉스	MX25L128	33FMI-10G⁽¹⁵⁾	3바이트⁽¹⁾⁽²⁾	8⁽¹⁾	6⁽¹⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹³⁾
		MX25L256	45GMI-08지⁽¹⁶⁾					작동하는 것으로 알려져 있음⁽¹³⁾
		MX25L256	35FMI-10G⁽¹⁶⁾					작동하는 것으로 알려져 있음⁽¹²⁾
		MX25L512	45GMI-08G⁽¹⁵⁾					작동하는 것으로 알려져 있음⁽¹³⁾
		MX66L512	35FMI-10G⁽¹⁵⁾					작동하는 것으로 알려져 있음⁽¹²⁾
		MX25U512	45GMI00⁽¹⁶⁾
		MX25U512	45GXDI00⁽¹⁶⁾
		MX66L1G	45GMI-10G⁽¹⁶⁾
		MX66U2G	45GXR100^(15개)
	사이프러스/인피니언	S25FL128⁽²⁵⁾	SAGMFI000	3바이트⁽¹⁾⁽²⁾	8⁽¹⁾	6⁽¹⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹³⁾
		S25FL256⁽²⁵⁾	SAGMFI000
		S25FL512⁽²⁵⁾	SAGMFI010
		S25FL512⁽²⁵⁾	SAGMFIG11					작동하는 것으로 알려져 있음⁽¹²⁾
		S70FL01G⁽²⁵⁾	SAGMFI011⁽¹⁷⁾					작동하는 것으로 알려져 있음⁽¹²⁾
	기가디바이스	GD25Q127	CFIG(^15년)	3바이트⁽¹⁾⁽²⁾	8⁽¹⁾	4⁽¹⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹²⁾
	기가디바이스	GD25Q256	디피그⁽¹⁵⁾	3바이트⁽¹⁾⁽²⁾	8⁽¹⁾	4⁽¹⁾	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹²⁾
Cyclone® 10 LP	미크론	MT25QL128	ABA8ESF-0SIT	3바이트⁽¹⁾⁽²⁾	8⁽¹⁾	해당 없음	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹¹⁾
		MT25QL256	ABA8ESF-0SIT
		MT25QL512	ABB8ESF-0SIT
		MT25QL01G	BBB8ESF-0SIT
		MT25QL02G	CBB8E12-0SIT
	마크로닉스	MX25L128	33FMI-10G	3바이트⁽¹⁾⁽²⁾	8⁽¹⁾	해당 없음	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹¹⁾
		MX25L256	45GMI-08지
		MX25L512	45GMI-08지
	사이프러스/인피니언	S25FL128⁽²⁵⁾	SAGMFI000	3바이트⁽¹⁾⁽²⁾	8⁽¹⁾	해당 없음	아니오⁽⁶⁾	작동하는 것으로 알려져 있음⁽¹¹⁾
		S25FL256⁽²⁵⁾	SAGMFI000
		S25FL512⁽²⁵⁾	SAGMFI0I0
노트: 구성 장치의 기본 설정을 사용합니다. 원격 시스템 업그레이드를 수행할 때 이미지의 시작 주소는 처음 128MB 이내로 설정해야 합니다. Arria® 10 및 Cyclone® 10 GX 장치는 부품 번호가 MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54 MX66U2G45GXRI54 Macronix 구성 장치만 지원합니다. Quartus 프로그래머는 프로그래밍 작업 중에 비휘발성 구성 레지스터를 설정합니다. 사용자는 타사 프로그래머를 사용하는 경우 레지스터를 수동으로 설정해야 합니다. 구성 장치는 이 값에 대해 영구적이며 사용자는 이 설정을 변경할 수 있는 옵션이 없습니다. Quartus 프로그래머가 쿼드 모드를 활성화하는 명령을 실행합니다. 이러한 구성 장치는 레거시 ASMI Parallel I FPGA IP 코어 및 ASMI Parallel II FPGA IP 코어에서 지원되지 않습니다. 새로운 설계는 IP 코어FPGA 일반 직렬 플래시 인터페이스를 참조하십시오. AS x 1 - 활성 직렬 구성 지원 1비트 데이터 폭 AS x 4 - 활성 직렬 구성 구성표 지원 4비트 데이터 폭 Agilex™ 7 및 Stratix® 10 장치는 부품 번호가 MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54 및 MX66U2G45GXRI54인 Macronix 구성 장치를 지원하지 않습니다. FPGA 구성으로 테스트했습니다. HPS로 테스트했습니다. FPGA 구성 및 HPS로 테스트했습니다. 부트 ROM FPGA 비트스트림의 초기 부분인 펌웨어를 로드하기 위해 정상적인 읽기 작업을 수행하고, 펌웨어가 로드된 후 플래시 공급업체에서 정의한 직렬 플래시 검색 매개변수(SFDP) 테이블을 읽어 쿼드 I/O FAST READ 작업을 수행하여 나머지 비트스트림을 로드하기 위한 더미 클럭 사이클 수를 결정합니다. U-Boot 업데이트가 필요합니다. U-Boot는 플래싱에 사용됩니다. U-Boot 업데이트가 필요합니다. 2개의 칩 선택. HPS 플래시 프로그래머 및 BootROM은 CS0만 사용합니다. U-Boot 수정 필요 U-Boot로 프로그래밍 수정된 U-Boot로 프로그래밍 S70FS01G는 Arria® 10 및 Cyclone® 10 GX 장치와 호환되지 않습니다. 프로그래밍 흐름 템플릿에 따라 새 플래시 메모리 구성 장치를 정의해야 합니다: 장치 ID=0x9d 0x70 0x1b, 장치 밀도=1024Mb, 총 장치 die=1, 프로그래밍 흐름 템플릿=Macronix. 일반 플래시 프로그래머 사용 설명서: Quartus Prime Pro Edition의 사용자 지정 플래시 장치 추가를 참조하십시오. 프로그래밍 흐름 템플릿을 기반으로 새 플래시 메모리 구성 장치를 정의해야 합니다: 장치 ID=0x00 0x00 0x00, 장치 밀도=512Mb/1024Mb/2048Mb, 총 장치 die=1, 프로그래밍 흐름 템플릿=Macronix. 일반 플래시 프로그래머 사용 설명서: Quartus Prime Pro Edition의 사용자 지정 플래시 장치 추가를 참조하십시오. 프로그래밍 흐름 템플릿을 기반으로 새 플래시 메모리 구성 장치를 정의해야 합니다. 프로그래머에게 부품 추가 필요: 장치 ID=0x9d 0x70 0x1b, 장치 밀도=1024Mb, 총 장치 다이=1, 프로그래밍 흐름 템플릿=Issi. 일반 플래시 프로그래머 사용 설명서: Quartus Prime Pro Edition의 사용자 지정 플래시 장치 추가를 참조하십시오. Quartus Prime 소프트웨어는 플래시 사양 'CLK가 없는 CS# 토글 및 데이터는 유효하지 않은 것으로 간주됩니다'를 지원하지 않으며, 이는 S25FL-S 제품군 및 S70FL01GS 내의 특정 구성 장치에 영향을 미칩니다.
표 3은 Quartus Convert 프로그래밍 파일 도구/프로그래밍 파일 생성기 및 Quartus 프로그래머 버전 21.3 Pro Edition 및 20.1 Standard Edition 이상에서 지원하는 타사 구성 장치의 기준을 보여줍니다. Altera 테스트 및 지원: 이 장치는 FPGA 도구를 사용하여 회귀 테스트를 받으며 Altera FPGA 기술 지원에서 해당 사용을 완전히 지원합니다. 알려진 작동: 이러한 장치는 Quartus 변환 프로그래밍 파일 도구 또는 프로그래밍 파일 생성 도구 및 Quartus 프로그래머 버전 21.3 Pro Edition 또는 20.1 Standard Edition 이상 버전에서 지원됩니다. 프로그래밍 파일 생성기 도구의 구성 장치 목록에 명시적으로 나열되지 않은 장치의 경우 사용 가능한 메뉴 옵션을 사용하여 사용자 지정 장치를 정의할 수 있습니다.

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설계 예시 및 레퍼런스 디자인

디자인 스토어

Agilex™ 7 장치

Stratix® 10 기기

Arria® 10 기기

Cyclone® 10 GX 장치

Cyclone® 10 LP 장치

표 5 - 교육 과정 및 비디오

FPGA 기술 교육 카탈로그

동영상 제목	묘사
FPGAs 구성 소개	FPGAs 구성 및 구성 장치 프로그래밍에 사용할 수 있는 구성 체계, 솔루션, 기능 및 도구에 대해 학습합니다.
FPGAs에 대한 구성 체계	FPGAs 구성하는 데 사용할 수 있는 모든 구성 체계 간의 차이점에 대해 알아봅니다.
Stratix® 10 장치에 대한 구성	Stratix® 10 장치에서 사용할 수 있는 고유한 구성 기능에 대해 알아보십시오.
MAX® 10개 장치의 원격 시스템 업그레이드	MAX® 10 장치에서 RSU를 설정하고 수행하는 방법에 대해 알아봅니다.
FPGA SoC용 2단계 부트로더 만들기	2단계 부팅 소프트웨어를 빠르게 사용자 지정하고 생성하는 데 사용할 수 있는 흐름과 도구에 대해 알아봅니다.
Arria® 10 SoC FPGAs를 사용한 보안 부팅	암호화 및/또는 서명된 2단계 부팅 이미지를 사용하여 Arria® 10 SoC FPGAs 생성하고 프로그래밍하는 방법을 알아봅니다.
Arria® 10 및 Cyclone® 10 GX 장치에서 단일 이벤트 업셋 완화	고유한 SEU 완화 솔루션 설계에 사용할 수 있는 Arria® 10 및 Cyclone® 10 GX 장치 제품군의 기능에 대해 알아보십시오.
FPGA 장치의 SEU 완화: 계층 태그 지정	계층 태깅이라는 기능으로 SEU(Single Event Upset) 완화 기술을 보완하여 민감도 처리 솔루션을 개선할 수 있는 방법을 알아보십시오.
FPGA 장치의 SEU 완화: 오류 주입	FIT(Failure in Time) 비율을 줄이기 위한 오류 주입 IP 코어 및 오류 주입 디버거 소프트웨어에 대해 알아보십시오.
일반 직렬 플래시 인터페이스 사용	IP 코어FPGA 범용 직렬 플래시 인터페이스를 사용하여 직렬 주변 인터페이스(SPI) 유형 플래시 장치를 프로그래밍하는 방법을 알아보십시오.
SoC 하드웨어 개요: 플래시 컨트롤러 및 인터페이스 프로토콜	Cyclone® V, Arria® V 및 Arria® 10 SoC에 있는 하드 프로세서 하위 시스템(HPS)에 대해 알아보십시오. 온라인 교육에는 비휘발성 스토리지 컨트롤러 및 다양한 인터페이스 프로토콜에 대한 정보가 포함됩니다.
FPGA 장치에 대한 부분 재구성: 소개 및 프로젝트 과제	부분 재구성 교육 파트 1/4. 교육의 이 부분에서는 PR 기능 및 PR 디자인의 일반적인 디자인 흐름을 소개합니다. 또한 디자인 파티션 및 논리 잠금 영역 할당, PR 디자인 구현에 필요한 할당 및 PR을 위한 디자인 평면도 방법에 대한 권장 사항에 대해 알아봅니다.
FPGA 장치에 대한 부분 재구성: 설계 지침 및 호스트 요구 사항	부분 재구성 교육 파트 2/4. 교육의 이 부분에서는 포트 상위 집합 만들기 및 고정 논리를 포함하여 PR 디자인을 만들기 위한 지침에 대해 설명합니다. 또한 PR 호스트에 대한 요구 사항, 디자인의 정적 영역에 추가된 논리 또는 PR 작업을 제어하기 위한 외부 장치에 대해서도 설명합니다.
FPGA 장치에 대한 부분 재구성: PR 호스트 IP 및 구현	부분 재구성 교육 파트 3/4. 교육의 이 부분에서는 PR 컨트롤러 IP, 지역 컨트롤러 IP 및 Freeze Bridge IP를 포함하여 Quartus Prime 소프트웨어에 포함된 모든 PR IP에 대해 설명합니다. 또한 이러한 IP를 사용하여 내부 또는 외부 호스트 디자인을 구현하는 방법도 확인할 수 있습니다.
FPGA 장치에 대한 부분 재구성: 출력 파일 및 데모	부분 재구성 교육 파트 4/4. 교육의 마지막 부분에서는 PR 프로젝트의 전체 디자인 흐름에 대해 설명합니다. 또한 흐름에서 출력되는 파일도 살펴봅니다. 또한 Arria® 10 GX 개발 키트를 사용하는 완전하고 기능적인 PR 설계에 대한 데모도 포함되어 있습니다.

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표 6 - 추가 비디오

빠른 비디오 FPGA

동영상 제목	묘사
FPGAs용 Qsys 내에서 부분 재구성 설계 구현	FPGAs용 Qsys 내에서 부분 재구성 설계를 구현하는 방법을 알아보려면 이 비디오를 시청하십시오.
Cyclone 10 LP FPGA의 시스템 콘솔을 통한 원격 시스템 업그레이드 및 EPCQ 데이터 업데이트	Cyclone® 10 LP FPGA에서 원격 시스템 업그레이드 기능을 수행하는 방법을 알아보려면 이 비디오를 시청하십시오.
Arria® 10 프로토콜을 통한 구성(CvP)	PCIe 프로토콜을 사용하여 Arria® 10 장치를 구성하는 방법에 대해 알아보려면 이 비디오를 시청하십시오.
단일 JTAG 체인에서 여러 JTAG 장치에 대한 JAM 파일을 사용자 정의하는 방법 Part1	이 비디오를 시청하여 다중 장치 JTAG 체인이 있는 보드용 JAM 파일을 사용자 지정하는 방법에 대해 알아보십시오.
단일 JTAG 체인에서 여러 JTAG 장치에 대한 JAM 파일을 사용자 정의하는 방법 Part2	이 비디오를 시청하여 다중 장치 JTAG 체인이 있는 보드용 JAM 파일을 사용자 지정하는 방법에 대해 알아보십시오.
직렬 플래시 로더 IP 코어를 사용하여 JTAG 인터페이스를 통해 활성 직렬(AS) 구성을 수행하는 방법	일반적인 JTAG 구성 이외의 구성 체계에 대해 알아보려면 이 비디오를 시청하십시오. 또한 이 비디오에서는 직렬 플래시 로더(SFL) IP 코어에 대해서도 다룹니다.

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자세한 내용을 보려면 문서, 교육 과정, 비디오, 설계 예제 및 기술 자료를 검색하십시오.

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1. 장치별 구성 세부 정보

표 1 - 구성 체계 및 기능 개요

2. 구성 체계 및 IP

구성 사용자 안내서

HPS를 통한 구성

빠른 패시브 병렬

활성 직렬

패시브 직렬

JTAG (지태그)

3. 고급 구성 기능

장치 보안

부분 재구성

원격 시스템 업그레이드

SEU(Single Event Upset) 완화

프로토콜을 통한 구성(CvP)

플래시 액세스 IP

칩 ID IP

4. Quartus® Prime 소프트웨어 설계 흐름

표 2 - 장치 구성 설정 및 프로그래밍 파일 생성 흐름

장치 구성 설정과 구성 및 프로그래밍 파일 생성에 대한 정보는 어디서 찾을 수 있습니까?

5. 보드 설계

장치 구성 설계 지침에 대한 정보는 어디에서 찾을 수 있습니까?

구성 핀의 연결 지침에 대한 정보는 어디에서 찾을 수 있습니까?

구성 사양에 대한 정보는 어디서 찾을 수 있습니까?

6. 디버그

FPGA 구성 문제 해결사

지식 기반 솔루션

구성 장치

표 3 - FPGA 구성 장치

표 4 - 지원되는 타사 구성 장치

설계 예시 및 레퍼런스 디자인

표 5 - 교육 과정 및 비디오

표 6 - 추가 비디오