Quartus® Prime Pro 소프트웨어 v. 22.1에서 타이밍 분석기를 사용하여 타이밍 설계를 제한하고 분석하는 방법을 배우게 됩니다. 여기에는 Synopsys* 설계 제약 조건(SDC) 파일 작성, 타이밍 분석기에서 다양한 타이밍 보고서 생성 및 이 지식을 FPGA 설계에 적용하는 것이 포함됩니다. 설계가 타이밍을 충족하는지 확인하기 위한 기본 요구 사항을 학습하는 것 외에도 타이밍 분석기를 사용하여 이러한 요구 사항을 충족하는 데 도움이 되는 타이밍 제약 조건을 쉽게 생성하는 방법을 확인할 수 있습니다.
참고: 이 과정은 Quartus Prime Pro 소프트웨어에 초점을 맞추고 있지만, 대부분의 흐름과 제약은 소프트웨어의 Standard 및 Lite 버전에서 유효합니다.
In this class, you will work hands-on labs on a virtual machine to practice your timing analysis skills. Come as you are to the class, no setup is needed. Prior knowledge of timing analysis concepts is required. If you need to learn those, before coming to class, attend the Timing Analysis: Lecture class. There will be a brief review of the SDC constraints starting the labs.