이 수업에서는 가상 머신에 대한 실습을 통해 타이밍 분석 기술을 연습합니다. 수업에 오면 설정이 필요하지 않습니다. 타이밍 분석 개념에 대한 사전 지식이 필요합니다. 수업에 오기 전에 이를 배워야 하는 경우 타이밍 분석: 강의 수업에 참석하십시오. 랩을 시작하는 SDC 제약 조건에 대한 간략한 검토가 있을 것입니다.
You will learn how to constrain & analyze a design for timing using the Timing Analyzer in the Quartus® Prime Pro software v. 22.1. This includes writing Synopsys* Design Constraint (SDC) files, generating various timing reports in the Timing Analyzer & applying this knowledge to an FPGA design. Besides learning the basic requirements to ensure that your design meets timing, you will see how the Timing Analyzer makes it easy to create timing constraints to help you meet those requirements.
Note: While the focus of this course is the Quartus Prime Pro software, much of the flow and constraints are valid with the Standard and Lite versions of the software.