Arria® V FPGA 및 SoC FPGA

Arria® V FPGA 제품군은 최상위 대역폭을 제공하고 원격 무선 장치, 10G/40G 라인 카드 및 방송 스튜디오 장비와 같은 중간급 애플리케이션에 가장 낮은 총 전력을 제공합니다. 성능, 전력 및 통합 요구 사항을 가장 효과적으로 충족하는 듀얼 코어 ARM* Cortex*-A9 하드 프로세서 시스템(HPS)을 갖춘 SoC 변종 제품을 비롯해 5개의 대상 변종 제품이 있습니다.

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Arria® V FPGA 및 SoC FPGA

제품군 변종

기능	Arria® V GZ FPGA	Arria® V GT FPGA	Arria® V GX FPGA	Arria® V ST SoC	Arria® V SX SoC
ALM(K)	170	190	190	174	174
가변 정밀 DSP	1,139	1,156	1,156	1,068	1,068
M20K 블록	1,700	-	-	-	-
M10K 블록	-	2,414	2,414	2,282	2,282
DDR3 메모리 인터페이스 속도	800MHz	667MHz	667MHz	667MHz	667MHz
하드 메모리 컨트롤러	-	4	4	4	4
트랜시버(Gbps)	12.5Gbps	10.3125	6.5536	10.3125	6.5536
*PCI Express®(PCIe) Gen3/2/1 강화 IP 블록**	1	-	-	-	-
*PCIe Gen2/1 강화 IP 블록**	-	2	2	2	2
디자인 보안	x	x	x	x	x
SEU(Single Event Upset) 완화	x	x	x	x	x

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Arria® V 아키텍처

유연한 트랜시버

몇 개의 트랜시버 채널 또는 최대 36개가 필요하든, Arria® V FPGA는 성능 및 전력 요구 사항을 충족하는 트랜시버 솔루션을 제공하여 사용자가 성공하는 데 필요한 것을 정확히 제공합니다. 유연한 클럭킹, 우수한 신호 무결성(SI), 최저 전력 트랜시버 및 수량이 가장 많은 트랜시버는 전력에 민감한 고대역폭 애플리케이션을 위해 Arria® V FPGA가 설계되는 몇 가지 방법입니다.

각 Arria® V FPGA 트랜시버는 물리 매체 부착, 물리 코딩 하위 계층과 클럭킹 유연성과 더 많은 독립 채널을 갖춘 강화 IP 블록으로 구성되어 있습니다. 모든 채널은 독립적인 전용 리시브 아날로그 PLL CDR과 완전한 PMA 및 PCS를 갖추고 있습니다. 설계자가 쉽게 최대 12.5Gbps의 트랜시버 속도를 충족하고, 40인치의 백플레인을 구동하며 PCIe* Gen3을 구현할 수 있도록 Arria® V GZ는 여러 가지 부가 기능을 포함하고 있습니다.

*참고: Arria® V GX 및 GT에는 적응형 선형 EQ, EyeQ, PCIe* Gen3과 Arria® V GZ가 갖는 일부 강화 IP가 없습니다.

낮은 전력 및 낮은 시스템 비용을 위해 최적화됨

단일 10.3125-Gbps 채널은 165mW 미만의 전력을 소비합니다.
단일 12.5-Gbps 채널은 200mW 미만의 전력을 소비합니다.

기능	Arria® V GZ	Arria® V GT	Arria® V GX
최대 트랜시버 수	36	36	36
12.5Gbps 백플레인 지원 트랜시버	x	-	-
SFF-8431 애플리케이션을 위한 10.3125Gbps 트랜시버	x	x	-
6.375 백플레인 지원 트랜시버	x	x	x
지속 시간 선형 균등화 - 수신기 4단계 선형 균등화	x	-	-
결정 피드백 균등화 - 수신기 5탭 디지털 이퀄라이저	x	-	-
적응 균등화 - 자동 조절 균등화	x	-	-
선형 이퀄라이저	-	x	x
전송 균등화 프리엠퍼시스(4탭)	x	-	-
전송 균등화 프리엠퍼리스(3탭)	-	x	x
링 발진기 전송 PLL	x	x	x
LC 발진기 PLL	x	-	-
온다이 계측(EyeQ 데이터 아이 모니터)	x	-	-

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가변 정밀 DSP 블록

더 높은 정밀 신호 처리에 대한 요구 사항을 충족하기 위해 당사에서는 업계 최초의 가변 정밀 디지털 신호 처리(DSP) 블록을 개발했습니다. Stratix® V, Arria® V 및 Cyclone® V FPGA 28-nm DSP의 일부인 이 통합된 블록을 통해 컴파일 시간에 각 블록을 18비트 모드 또는 고정밀 모드로 구성할 수 있습니다.

가변 정밀 DSP 블록을 갖춘 Arria® V 및 Cyclone® V FPGA는 블록에 기바하여 9비트 x 9비트에서 단일 DSP 블록 내 단일 정밀 부동 소수점(만티사 곱셈)에 이르는 다양한 정밀 범위를 지원합니다. 따라서 FPGA 아키텍처에 제약을 받지 않고 DSP 데이터 경로의 각 단계에서 최적의 정밀도를 사용할 수 있습니다. 또한 시스템 성능을 향상하고, 전력 소모를 절감하는 동시에 아키텍처 제약 요소를 줄일 수 있습니다.

Arria® V 및 Cyclone® V FPGA의 가변 정밀 DSP 블록은 다음과 같은 개선 기능을 제공하도록 최적화되었습니다.

108개의 입력, 74개의 출력.
18x19 곱셈 모드, 사전 가산기가 18비트 입력 2개를 사용하도록 허용.
복잡한 직렬 필터링을 위한 옵션 이차 누산기(피드백 레지스터).
듀얼 18x19 독립 체배기.
18비트 모드에서 하드 사전 가산기 및 외부 상관계수의 사용 제약 없음.

단일 및 다중 블록 모드에서 Arria® V 및 Cyclone® V FPGA 멀티플렉스 범위

단일 블록 모드에서 Arria® V 및 Cyclone® V FPGA 멀티프라이어

멀티플라이어 수	멀티플라이어 정밀도
3개의 독립 곱셈기	9x9
합산 모드 2개의 곱셈기	18x19
2개의 독립 체배기	18x19
1개의 독립 비대칭 체배기	18x36(DSP 블록 외부에서 추가 로직 필요)
1개의 독립 고정밀 체배기	27x27

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다중 블록 모드에서 Arria® V 및 Cyclone® V FPGA 멀티플라이어

멀티플라이어 유형	필요한 블록 수
1개의 독립 36x36 체배기	2(DSP 블록 외부에서 추가 로직 필요)
1개의 독립 54x54 체배기	4(DSP 블록 외부에서 추가 로직 필요)
1개의 18x18 복합 체배기	2
1개의 18x25 복합 체배기	4(DSP 블록 외부에서 추가 로직 필요)
1개의 18x36 복합 체배기	4(DSP 블록 외부에서 추가 로직 필요)
1개의 27x27 복합 체배기	4

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캐스케이드 버스

모든 모드에는 64비트 누산기가 제공되며 각 가변 정밀도 DSP 블록에는 전용 버스를 통해 복수의 블록을 캐스케이드함으로써 더 높은 정밀도의 신호 처리를 구현하는 64비트 캐스케이드 버스가 포함됩니다.

가변 정밀도 DSP 아키텍처는 백워드 호환성을 유지합니다. 또한 고화질 비디오 처리, 상향 또는 하향 디지털 변환, 멀티레이트 필터링 등 기존 18비트 DSP 응용 프로그램을 효율적으로 지원할 수 있습니다.

SoC FPGA 하드 프로세서 시스템

인텔® SoC FPGA는 고대역폭 상호 연결 백본을 사용하여 프로세서, 주변 장치 및 메모리 인터페이스로 구성된 ARM*-기반 HPS(하드 프로세서 시스템)를 FPGA 패브릭과 통합합니다. Arria® V SoC FPGA는 시스템 전력, 시스템 비용 및 보드 크기를 줄이는 반면, 개별 프로세서, FPGA 및 디지털 신호 처리(DSP) 기능을 단일 사용자 정의 가능한 ARM* 기반 시스템 온 칩(SoC)에 통합하여 시스템 성능을 증가시킵니다. SoC는 성능 및 전력 절감을 위해 강화된 지적 재산산(IP)과 프로그래밍 가능 로직의 유연성에 대한 궁극적인 조합을 제공합니다.

HPS 기능

각 프로세서 코어에는 다음이 포함되어 있습니다.
32KB L1 명령 캐시, 32KB L1 데이터 캐시
단일 및 이중 정밀 부동 소수점 장치와 NEONTM 미디어 엔진
CoreSightTM 디버그 및 추적 기술
오류 수정 코드(ECC) 지원 기능이 있는 512KB의 공유 L2 캐시
ECC 지원 기능이 있는 64KB 스크래치 RAM
DDR2, DDR3 및 LPDDR2 지원뿐만 아니라 선택적 ECC 지원 기능이 있는 다중 포트 SDRAM 컨트롤러
8채널 직접 메모리 액세스(DMA) 컨트롤러
QSPI 플래시 컨트롤러
DMA 탑재 NAND 플래시 컨트롤러
DMA 탑재 SD/SDIO/MMC 컨트롤러
DMA 탑재 10/100/1000 이더넷 미디어 액세스 제어(MM) 장치 2개
DMA 탑재 USB OTG(On-The-Go) 컨트롤러 2개
I2C 컨트롤러 4개
UART 2개
직렬 주변 인터페이스(SPI) 마스터 주변기기 2개, SPI 슬레이브 주변기기 2개
최대 134개의 범용 I/O(GPIO)
범용 타이머 7개
워치독 타이머 4개

고대역폭 HPS-FPGA 상호 연결 백본

HPS와 FPGA는 독립적으로 작동하지만, 고성능 ARM* AMBA* AXI 버스 브리지에서 구축된 고대역폭 시스템 상호 연결 장치를 통해 긴밀히 결합되어 있습니다. FPGA 패브릭의 IP 버스 마스터는 FPGA-HPS 상호 연결 장치를 통해 HPS 버스 슬레이브에 액세스합니다. 이와 마찬가지로 HPS 버스 마스터는 HPS-FPGA 브리지를 통해 FPGA 패브릭의 버스 슬레이브에 액세스합니다. 두 브리지는 AMBA AXI-3를 준수하고 동시 읽기 및 쓰기 트랜잭션을 지원합니다. 추가적인 32비트 경량의 HPS-FPGA 브리지는 FPGA 패브릭에서 HPS와 주변기기 사이에 낮은 대기 시간 인터페이스 제공합니다. 최대 6개의 FPGA 마스터가 프로세서와 함께 HPS SDRAM 컨트롤러를 공유할 수 있습니다. 또한 프로세서를 사용하면 전용 32비트 구성 포트를 통해 프로그램을 제어한 상태에서 FPGA 패브릭을 구성할 수 있습니다.

HPS-FPGA: 고대역폭을 위해 최적화된 구성 가능한 32, 64 또는 128비트 AMBA AXI 인터페이스
HPS-FPGA: 고대역폭을 위해 최적화된 구성 가능한 32, 64 또는 128비트 AMBA AXI 인터페이스
경량 HPS-FPGA: 낮은 대기 시간에 맞게 최적화된 32비트 AMBA AXI 인터페이스
FPGA-HPS SDRAM 컨트롤러: 6개의 명령 포트, 4개의 64비트 읽기 데이터 포트 및 4개의 64비트 쓰기 데이터 포트가 있는 구성 가능한 다중 포트 인터페이스
32비트 FPGA 구성 관리자

28nm Arria® V FPGA 제품군은 원격 무선 장치, 10G/40G 라인 카드 및 인-스튜디오 믹서와 같은 중간급 애프리케이션에 최저 전력, 최상위 대역폭 FPGA를 제공합니다. 5개의 변종 장치로 구성된 포괄적인 제공 솔루션 덕분에 설계자는 가격, 성능 및 전력 요구 사항에 부합하는 솔루션을 최적으로 선택할 수 있습니다. Arria® V FPGA 및 SoC와 패키지 선택 사항에 대한 개요를 보려면 아래 테이블을 확인하십시오.

온도 지원

기기	패키지	속도 등급
Arria® V GZ	F780, F1152, F1517	C3, C4, I3L, I4
Arria® V SX/GX/ST/GT	F672, F896, F1152, F1517	C4, C5, C6, I3, I5

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