O-RAN 인텔® FPGA IP
O-RAN IP는 O-RAN-FH.CUS.0-v03.00에 지정된 제어 및 사용자 평면 프로토콜을 구현합니다.
O-RAN 인텔® FPGA IP
ORAN 고속 직렬 인터페이스
확장 가능한 무선 액세스 네트워크(O-RAN WG4 프론트홀 인터페이스)는 하위 계층 기능 분할-7-2x 기반 아키텍처로 진화된 범용 지상 접속 네트워크(E-UTRAN) 및 차세대 무선 접속 네트워크(NG-RAN) 시스템의 하위 계층 분할 분산 유닛(DU)과 원격 유닛(RU) 사이의 프론트홀 인터페이스를 정의합니다.
기능
- CAT-A RU 지원(최대 8개의 공간 스트림)
- CAT-B RU 지원(RU의 프리코딩)
- 1부터 11까지 섹션 확장 지원
- 대역폭 저장:
- 프로그래밍 가능 고정 비트 폭 고정 포인트 IQ
- 실시간 가변 비트 폭
- 압축 IQ
- 부동 소수점 압축 차단
- μ-law 압축
- 채널당 가변 비트 폭(데이터 섹션당)
- U-평면 IQ 포맷 및 압축 헤더의 정적 구성
- 전송 귀선 에너지 절감
- 사전 구성된 전송 지연 방법 CU-RU 타이밍
- 섹션 유형 0, 유형 1 및 유형 3
IP 품질 기준
기초 |
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연도 IP가 처음 공개됨 |
2020년 |
상태 |
프로덕션 |
결과물 |
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고객 결과물은 다음을 포함합니다. 디자인 파일(암호화된 소스 코드 또는 사전 합성 Netlist) 시뮬레이션 모델: - Synopsys* VCS - Synopsys VCS MX - Siemens* EDA - ModelSim SE - Cadence NCSim - Aldec* - Riviera-PRO - Xcelium Parallel 타이밍 및/또는 레이아웃 제약 개정 관리를 통한 문서화 Readme 파일 |
모두 해당하는 경우 확인. 시뮬레이션 모델은 인텔 FPGA 에디션만 아니라 모든 ModelSim 버전에도 적용됩니다. |
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고객 시뮬레이션 테스트 벤치 |
최종 사용자가 IP를 구성할 수 있도록 허용하는 매개변수화 GUI |
예 |
인텔 FPGA IP 평가 모드 지원을 위해 IP 코어 활성화 |
아니요, 이는 웹 코어입니다. 설치 전에 필요한 라이센스. |
소스 언어 |
Verilog |
Testbench 언어 |
Verilog HDL/VHDL |
소프트웨어 드라이버 제공 |
해당 없음 |
드라이버 운영 체제(OS) 지원 |
해당 없음 |
구현 |
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사용자 인터페이스 |
사용 설명서 문서에 따름 |
IP-XACT 메타데이터 |
아니요 |
확인 |
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시뮬레이터 지원 |
사용 설명서 문서에 따름 |
하드웨어 검증 |
지원되는 모든 장치의 경우 예 |
산업용 표준 준수 테스트 수행 |
해당 없음 |
수행한 경우, 어떤 테스트를 수행했나요? |
해당 없음 |
수행한 경우, 테스트한 인텔 FPGA 장치는 무엇인가요? |
해당 없음 |
수행한 경우, 수행 날짜 |
해당 없음 |
수행하지 않은 경우, 예정되어 있나요? |
해당 없음 |
상호 운용성 |
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상호 운용성 테스트를 거친 IP |
아니요 |
수행한 경우, 테스트한 인텔 FPGA 장치는 무엇인가요? |
- |
상호 운용성 보고서 사용 가능 |
- |
추가 리소스
IP 찾기
귀하의 요구 사항에 적합한 Altera® FPGA 지적 재산권 코어를 찾아보십시오.
기술 지원
이 IP 코어에 대한 기술 지원을 받으려면 지원 리소스 또는 인텔® 우수 고객 지원 방문하십시오. 또한 지식 센터 및 커뮤니티에서 이 기능과 관련된 항목을 검색할 수도 있습니다.
IP 평가 및 구매
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IP 기본 제품군
Quartus® Prime Standard 또는 Pro Edition Software에 대한 활성 라이센스가 있는 무료 Altera® FPGA IP 코어 라이센스.
디자인 예
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영업팀 문의
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