F-타일 PCIE 하드 IP
F-Tile 인텔® Hard IP는 엔드포인트(EP), 루트 포트(RP) 및 트랜잭션 계층(TL) 바이패스 모드에서 최대 4.0 x16의 PCIe* 구성을 지원합니다. F-타일은 Agilex™ 7 장치의 자매품 타일 역할을 합니다.
F-타일은 P-타일의 후속 제품이며 PCIe 3.0과 4.0 구성을 기본적으로 지원합니다.
F-타일 PCIE 하드 IP
표준 및 사양 준수
- PCIe 기본 사양 개정본 4.0
- 단일 루트 I/O 가상화 및 공유 사양, 개정판 1.1
- 주소 번역 서비스, 개정 1.1
- PCIe 아키텍처용 PHY 인터페이스, 버전 4.0
- 가상 I/O 장치(VIRTIO) 버전 1.0
기능
- Hard IP로 구현된 트랜잭션, 데이터 링크 및 물리 계층을 포함한 완전한 프로토콜 스택을 포함합니다.
- PIPE 모드 지원
- 링크 다운 교육을 통해 2.0/1.0 구성을 지원하는 PCIe* 4.0/3.0 구성을 기본적으로 지원합니다.
- 루트 포트 및 엔드포인트 모드 지원
- 패브릭 기반 PCIe 스위치 IP 작업을 위한 업 포트 또는 다운 포트 기능을 활성화하는 TL-Bypass 모드 지원
- 더 낮은 너비의 x4, x8 구성에서 다양한 멀티링크 EP, RP 모드 사용 가능
- 최고 512바이트 최대 페이로드 크기(MPS)
- 최고 4096바이트(4KB) 최대 읽기 요청 크기(MRRS)
- 단일 가상 채널(VC) 지원
- 완료 시간 초과 인터페이스를 통해 완료 시간 초과 범위 지원
- 극소 작업(FetchAdd/Swap/CAS)
- 다양한 클럭 모드 지원: 공통 참조 클록(refclk), 확산 스펙트럼(SRIS, SRNS)이 있거나 없는 독립 참조 클록(refclk)
- 고급 오류 보고
- 정밀 시간 관리(PTM)
- ECRC 생성 및 확인
- D0 및 D3 PCIe 전원 상태 지원
- 수신기에서 레인 마진.
- 리타이머 유무 감지
- FPGA 구성 및 사용자 모드로의 진입이 완료되기 전에 PCIe Hard IP가 호스트와 통신할 수 있도록 허가하는 자율형 Hard IP 모드를 지원
- PCIe 링크(CVP Init 및 CVP 업데이트)를 통한 FPGA 코어 구성과 PCIe 링크 상의 부분 재구성(PR)
다중 기능 및 가상화 기능
- SR-IOV 지원(각 엔드포인트당 8개의 PF, 2K VF)
- 구성 인터셉트 인터페이스를 통한 가상 IO 지원
- 확장형 I/O 및 공유 가상 메모리(SVM) 지원
- 액세스 제어 서비스(ACS)
- 대체 라우팅 ID 해석(ARI)
- 기능 수준 재설정 (FLR)
- TLP 프로세싱 힌트(TPH)에 대한 지원
- 주소 번역 서비스(ATS)
- 프로세스 주소 공간 ID(PasID)
사용자 인터페이스 기능
- Avalon® Streaming Interface(Avalon-ST)
- 별도의 헤더, 데이터 및 접두사가 있는 사용자 패킷 인터페이스
- 지정된 사이클(x16 코어 전용)에서 최대 2개의 TLP를 처리할 수 있는 듀얼 세그먼트 사용자 패킷 인터페이스
- 확장 태그 지원
- 10비트 태그 지원(모든 기능 결합에 주어진 시간 이내에 최대 768개의 미해결 태그(x16)/512개의 미해결 태그(x4/x8))
IP 디버깅 기능
- 디버그 툴킷 기능:
- 프로토콜 및 링크 상태 정보
- PMA 레지스터 액세스 및 육안으로 보기 기능을 포함한 기본 및 고급 디버깅 기능
드라이버 지원
- Ubuntu 장치 드라이버
추가 리소스
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기술 지원
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