GTS PCIe Hard IP

Agilex™ 5 FPGAs 및 SoC FPGAs는 루트 포트(RP), 엔드포인트(EP) 및 트랜잭션 레이어(TL) 바이패스 모드를 위해 최대 PCIe 4.0 x8 구성을 지원하는 통합 고속 트랜시버(GTS) 및 강화된 PCIe 컨트롤러 IP를 갖춘 모놀리식 설계입니다.

Agilex™ 3 FPGAs 및 SoC FPGAs는 루트 포트 및 엔드포인트 모드에 대해 최대 PCIe 3.0 x4 구성을 지원하는 통합 고속 트랜시버(GTS) 및 강화된 PCIe 컨트롤러 IP를 갖춘 모놀리식 설계입니다.

pci express 블록용 GTS axi 스트리밍 IP 다이어그램

PCI Express*용 GTS PCIe 하드 IP는 다양한 애플리케이션을 위한 설계 통합을 크게 간소화합니다.

  • 강화된 IP 블록은 로직 리소스를 줄여 더 높은 사용자 로직 통합 가능
  • 강화 IP 블록(완전한 프로토콜 스택)
    • 트랜잭션 계층/데이터 링크 계층/PHY 계층(MAC) 및 PHY(PCS 및 PMA)
    • SR-IOV(4PF, 256VF)는 단일 서버에서 여러 응용 프로그램을 지원하여 총 소유 비용(TCO)을 절감합니다.
  • 더 빠른 타이밍 클로징이 시장 출시 디자인 주기를 단축합니다.
  • PCIe 디자인의 진단 및 디버그 테스트를 위한 사용하기 쉬운 디자인 도구 키트(DTK)

  • 하드 IP로 구현된 트랜잭션, 데이터 링크 및 물리적 계층을 포함한 전체 프로토콜 스택
    • Agilex 5 FPGA: 최대 4.0 x8 지원: (루트 포트(RP), 엔드포인트(EP) 및 트랜잭션 레이어(TL) 바이패스 모드)
    • Agilex 3 FPGA: 최대 3.0 x4 지원(루트 포트 및 엔드포인트 모드)
  • Agilex 5 FPGA: PCIe 3.0/4.0(x8/x4/x2/x1) 구성(링크 다운 트레이닝 지원을 통한 1.0/2.0 구성 지원)
  • Agilex 3 FPGA: 링크 다운 트레이닝 지원을 통한 1.0/2.0 구성의 PCIe 3.0(x4/x2/x1) 구성 지원
  • 독립적 확산 스펙트럼 클로킹(SRIS)이 있는 별도의 기준 클록
    • 스프레드 스펙트럼 클록(SRNS)이 없는 별도의 기준 클록
  • 독립적인 PERST#
  • 단일 가상 채널(VC)
  • 기능 레지스터
  • 512바이트 최대 페이로드 크기(MPS)
  • 4096바이트(4KB) 최대 읽기 요청 크기(MRRS)
  • 32/64비트 BAR 지원(프리패치 가능/불가능)

  • 확장 ROM BAR 지원
  • x8 컨트롤러의 태그 수: 32/64/128/256/512 (Agilex 5 FPGA)
  • x4 컨트롤러의 태그 수: 32/64/128/256(Agilex 5 및 Agilex 3 FPGAs)
  • MSI-X 테이블(전체 최대 4096개)
  • 원자 연산(Fetch/Add/Swap/CAS)
  • TL 바이패스 모드는 선택적 타사 PCIe 스위치 IP 통합을 허용합니다(Agilex 5 FPGA).
  • PTM(정밀 시간 측정)
  • SR-IOV 지원(4PF, 256VF)
    • 기능 수준 재설정 (FLR)
  • 소프트웨어 기반 가상화를 위한 VirtIO 지원
  • SpyGlass CDC 분석 도구
  • 응용 프로그램 데이터 경로용 AXI4-Stream
    • AXI4-Stream 소스/싱크
  • 제어 및 상태 레지스터 응답자 인터페이스용 AXI-Lite

Agilex™ 5 FPGAs 작동 중인 PCI Express IP 데모 비디오

  • 하드웨어 가속
  • 인공 지능(AI)/머신 러닝(ML)
  • 네트워킹
  • 가상화
  • 컴퓨팅 및 스토리지
  • 임베디드

IP

Quartus® Prime 디자인 소프트웨어에 포함

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PCI Express용 GTS AXI 스트리밍 인텔 FPGA IP

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