MAX® V CPLD
MAX® V CPLD는 고유한 비휘발성 아키텍처를 제공하여 저전력 및 온칩 기능을 실현합니다.
참조: FPGA 디자인 소프트웨어, 디자인 스토어, 다운로드, 커뮤니티, 지원
MAX® V CPLD
기능 및 고객 이점
비용 최적화
최신의 저비용 패키징 기술과 결합된 성숙된, 장기 수명의 저비용 0.18-µm 제작 프로세스를 사용하여 제조했습니다.
저전력
동일한 밀도의 경쟁 CPLD 대비 총 전력이 최대 50% 더 낮고 발열량이 낮으며 배터리 전력을 절약합니다.
내부 발진기
간단한 클록킹 소스로 사용하기 위해 외부 개별 타이밍 장치를 대체하여 BOM 비용을 절감합니다.
빠른 전원 공급 및 재설정
전원 공급 및 재설정을 신속하게 수행(500µs 또는 미만)할 수 있으며, PCB의 다른 장치에 대한 전력 관리, 전력 시퀀싱 및 모니터링에 적합합니다.
실시간 인 시스템 프로그래밍 가능성(ISP)
CPLD가 작동하는 동안 두 번째 구성 이미지를 업데이트할 수 있습니다.
I/O 기능
I/O는 핫 소켓 호환되며 다른 버스 친화적인 옵션(예: 핀당 출력 인에이블, 슈미트 트리거, 슬루율 제어 등)과 함께 LVTTL, LVCMOS, PCITM 및 LVDS 출력 인터페이스 표준을 지원합니다.
친환경 패키지
모든 패키지는 위험 물질(RoHS) 호환 변형 제품으로 제공되며 JEDEC 문서 JED 709(초안)에 따른 "저할로겐" 요구 사항을 충족합니다. 선택된 패키지는 리드 변형 제품으로 제공됩니다.
병렬 플래시 로더
온칩 JTAG 블록은 병렬 플래시 로더 IP 메가기능을 사용하는 개별 플래시 메모리 장치 같은 외부 비 JTAG 호환 장치를 구성할 수 있습니다.
아키텍처
MAX® V 장치는 성공적인 MAX® II 아키텍처를 활용하여 즉각적이고 비휘발성 CPLD 특성을 FPGA, 온칩 메모리 및 내부 발진기에서 일반적으로 발견되는 고급 기능과 결합합니다.
저렴한 비용을 위해 설계
MAX® V CPLD는 일부 인기 있는 보급형 패키지와 결합된 저비용 제작 프로세스를 활용하여 구축되었습니다. 패드 제한, 스태거 I/O 패드 배열은 다이 크기가 작을 뿐만 아니라 I/O 핀당 비용이 저렴합니다.
MAX® V 아키텍처
획기적인 MAX® V CPLD 아키텍처(그림 1)에는 로직 요소(로직 배열 어레이 블록(LAB)에서 그룹화된 LE), 메모리 리소스(비휘발성 플래시 및 LE RAM), 글로벌 신호(클럭 또는 제어 신호) 및 약간의 사용자 I/O 수가 포함되어 있습니다. MultiTrack 상호 연결 장치는 입력에서 로직 그리고 출력까지 가장 효율적인 직접적인 연결부를 사용하여 성능을 극대화하고 출력을 최소화하도록 설계되었습니다. MAX® V 장치 제품군 데이터 시트(PDF)에서 MAX® V 아키텍처에 대해 자세히 알아보십시오.
Quartus Prime 소프트웨어와 함께 설계
설계 최적화 프로세스를 간소화하기 위해 MAX® V CPLD 아키텍처 및 Quartus® 소프트웨어 결합 알고리즘을 함께 개선하여 핀을 잠금 상태에서 tPD, tCO, tSU 및 fMAX 성능을 최적화했습니다. 설계 기능이 변경됨에 따라 Quartus Prime 소프트웨어는 기능을 개선하여 잠금 핀 할당 및 푸시버튼 컴필레이션 흐름을 활용하여 성능 요구 사항을 충족하거나 초과 달성합니다. 모든 MAX® V CPLD는 무료 Quartus® Prime Lite Edition 소프트웨어에 의해 지원됩니다.
I/O 전압 유연성
MAX® V CPLD 아키텍처는 MultiVolt I/O 기능을 지원하여 장치 서로 다른 I/O 뱅크가 서로 다른 I/O 전압으로 작동하여 다른 장치에 원활하게 연결할 수 있습니다. 이 장치는 단일 1.8V 외부 전원 공급 장치(VCCINT)에 의해 전원이 공급되며, 낮은 동적 및 대기 전력으로 CPLD 기능을 제공합니다.
더 적은 밀도 제품은 I/O 뱅크가 두 개 있으며 더 큰 밀도의 제품은 I/O 뱅크가 네 개 있습니다. 각 뱅크에 독립적인 VCCIO 기준 전압을 공급할 수 있습니다.
추가 리소스
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