트랜시버 PHY IP 지원 센터

트랜시버 PHY IP 지원 센터는 트랜시버 PHY IP 링크를 선택, 설계 및 구현하는 방법에 대한 정보를 제공합니다.

트랜시버 PHY IP 지원 센터는 Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10 및 Cyclone® 10 장치에 대한 트랜시버 링크를 선택, 설계 및 구현하는 방법에 대한 정보를 제공합니다. 시스템을 가동하고 트랜시버 링크를 디버깅하는 방법에 대한 지침도 있습니다. 이 페이지는 처음부터 끝까지 고속 트랜시버 시스템 설계 흐름에 부합하는 카테고리로 구성되어 있습니다.

Agilex™ 7 FPGA 인터페이스 프로토콜 설계 및 Agilex™ 5 FPGA 인터페이스 프로토콜 설계에 대한 추가 지원을 받아 주요 중요 리소스 및 문서를 표시하는 표준 개발 흐름에 대한 단계별 안내 여정을 확인하십시오.

다른 장치의 경우 장치 및 제품 지원 컬렉션을 검색하십시오.

시작

1. 장치 및 IP 선택

어떤 FPGA 장치 제품군을 사용해야 합니까?

표 1 - 장치 변형 및 기능 지원
장치		애자일렉스™ 7	Stratix® 10			Arria® 10			Cyclone® 10
장치 변형		AGF E-타일	GX/SX L-타일	GX/SX H-타일	MX/TX E-타일	SX(3개)	GX(3)	지티(4)	증권 시세 표시기
최대 데이터 속도 (칩-칩)(1)(7)	GX 채널	-	-	17.4 Gbps의	-	17.4 Gbps의	17.4 Gbps의	17.4 Gbps의	12.5 Gbps의
	GXT 채널	-	26.6 Gbps의	28.3 Gbps의	28.3 Gbps의	-	-	25.8 Gbps의	-
	GXE 채널	28.9Gbps(NRZ) 57.8Gbps(PAM4)	-	-	28.9Gbps(NRZ) 57.8Gbps(PAM4)	-	-	-	-
최대 데이터 속도 (백플레인)(8)	GX 채널	-	12.5 Gbps의	28.3 Gbps의	28.3 Gbps의	12.5 Gbps의	12.5 Gbps의	12.5 Gbps의	6.6Gbps
	GXT 채널	-	12.5 Gbps의	28.3 Gbps의	28.3 Gbps의	-	12.5 Gbps의	12.5 Gbps의	-
	GXE 채널	28.9Gbps(NRZ) 57.8Gbps(PAM4)	-	-	28.9Gbps(NRZ) 57.8Gbps(PAM4)	-	-	-	-
장치당 최대 채널 수	GX 채널	-	96	96	-	96	72	72	12
	GXT 채널	-	32	64	24	-	6	6	-
	GXE 채널	24(및 32 P-Tile)	-	-	120	-	-	-	-
하드 IP	장치당 PCIe Gen2 x4 1개.	1588 기능(옵션)이 포함된 10G/25G/100G 이더넷 + RS-FEC(528, 514)/RS-FEC(544, 514)	PCIe Gen3 x16 장치당 최대 4개	50/100Gbps 이더넷 MAC장치당 최대 4개 PCIe Gen3 x16 장치당 최대 4개 SR-IOV(PF/2K VF 4개) (6)	1588 기능(옵션)이 포함된 10G/25G/100G 이더넷 + RS-FEC(528, 514)/RS-FEC(544, 514)	PCIe Gen3 x16 장치당 최대 4개	PCIe Gen3 x16 장치당 최대 4개	PCIe Gen3 x16 장치당 최대 4개	PCIe* Gen3 x8 장치당 최대 4개
하드 IP	SR-IOV 지원을 사용할 수 없습니다.		PCIe Gen3 x16 장치당 최대 4개			PCIe Gen3 x16 장치당 최대 4개	PCIe Gen3 x16 장치당 최대 4개	PCIe Gen3 x16 장치당 최대 4개	PCIe* Gen3 x8 장치당 최대 4개
노트: 위의 표에 표시된 값은 표준 전원 모드에 대한 것입니다. 저전력 모드에서 Arria® 10GX 장치 채널(칩-칩)의 최대 데이터 전송률은 11.3Gbps입니다. GT 트랜시버 채널은 최고 성능을 위해 설계되었기 때문에 저전력 작동 모드가 없습니다. 표준 및 저전력 모드에서 지정된 데이터 속도로 GX 트랜시버 채널을 작동하려면 해당 코어 및 주변 전원 공급 장치를 적용하십시오. 자세한 내용은 Arria® 10 장치 데이터시트를 참조하십시오. Arria® 10 및 Stratix® 10 장치 트랜시버는 오버샘플링을 통해 1.0Gbps 미만의 데이터 전송률을 지원할 수 있습니다. SX 및 GX 장치 변형의 경우 최대 트랜시버 데이터 속도는 가장 빠른(–1) 트랜시버 속도 등급에 대해 지정됩니다. 저속 등급 사양은 장치 데이터시트를 참조하십시오. GT 장치 변형의 경우 최대 트랜시버 데이터 속도는 (-1) 트랜시버 속도 등급에 대해 지정됩니다. 저속 등급 사양은 장치 데이터시트를 참조하십시오. Stratix® 10 장치 트랜시버에는 GX 및 GXT 유형의 트랜시버 채널이 모두 있습니다. 자세한 내용은 Stratix® 10 L-/H-Tile 트랜시버 PHY 사용 설명서를 참조하십시오. SR-IOV는 Single-Root Input Output Virtualization의 약자입니다. Arria® 10 및 Stratix® 10 장치 트랜시버는 오버샘플링을 통해 1.0Gbps 미만의 데이터 전송률을 지원할 수 있습니다. 백플레인 응용 프로그램은 채널 손실을 보상하기 위해 활성화된 DFE(Decision Feedback Equalization)와 같은 고급 균등화가 필요한 응용 프로그램을 말합니다.

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FPGA 장치 데이터시트

추가 자료

다음 사용 설명서의 개요 장을 참조하십시오.

주제	: Agilex™ 7	Stratix® 10	Arria® 10	Cyclone® 10
추가 자료	E-Tile 트랜시버 PHY 사용 설명서	Stratix® 10 L 및 H-Tile 트랜시버 PHY 사용 설명서 E-Tile 트랜시버 PHY 사용 설명서 AN 778 - Stratix® 10 트랜시버 사용	Arria® 10 트랜시버 PHY 사용 설명서	Cyclone® 10 트랜시버 PHY 사용 설명서

주제

: Agilex™ 7

Stratix® 10

Arria® 10

Cyclone® 10

추가 자료

E-Tile 트랜시버 PHY 사용 설명서

Stratix® 10 L 및 H-Tile 트랜시버 PHY 사용 설명서

E-Tile 트랜시버 PHY 사용 설명서

AN 778 - Stratix® 10 트랜시버 사용

Arria® 10 트랜시버 PHY 사용 설명서

Cyclone® 10 트랜시버 PHY 사용 설명서

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2. 설계 흐름 및 IP 통합

트랜시버 사용에 대한 정보는 어디서 찾을 수 있습니까?

Stratix® 10 장치 제품군 핀 연결 지침과 함께 E-타일 채널 배치 도구를 사용하여 포괄적인 문서를 읽고 Quartus® Prime 소프트웨어에서 설계를 구현하기 전에 E-타일에서 프로토콜 배치를 신속하게 계획합니다. Excel 기반 E-타일 채널 배치 도구는 명령, 범례, 개정 및 프로토콜 탭으로 보완됩니다.

주제	Agilex™ 7	Agilex™ 5	Stratix® 10	Arria® 10	Cyclone® 10
고려해야 할 디자인 권장 사항은 무엇입니까?	AN 886: Agilex™ 7 장치 설계 지침	장치 설계 지침: Agilex™ 5 FPGAs 및 SoC	Stratix® 10 장치 설계 지침	Arria® 10 GX/GT 장치 정오표 및 설계 권장 사항 Arria® 10 SX 장치 정오표 및 디자인 권장 사항	Cyclone® 10 GX 장치 정오표 및 설계 지침
트랜시버 PHY IP 통합에 대한 정보는 어디에서 찾을 수 있습니까?	E-Tile 트랜시버 PHY 사용 설명서 Agilex™ 7 클럭 및 PLL 사용자 가이드	GTS 트랜시버 PHY 사용자 가이드	Stratix® 10 L 및 H-Tile 트랜시버 PHY 사용 설명서 E-Tile 트랜시버 PHY 사용 설명서	Arria® 10 트랜시버 PHY 사용 설명서 AN 738: Arria® 10 장치 설계 지침	Cyclone® 10 GX 트랜시버 PHY 사용 설명서 Cyclone® 10 GX 장치 설계 지침
트랜시버 PHY IP 레지스터 매핑에 대한 정보는 어디서 찾을 수 있습니까?	F-Tile 자동 협상 및 링크 교육 FPGA IP 레지스터 맵 F-Tile PMA 및 FEC 다이렉트 PHY FPGA IP 레지스터 맵		Stratix® 10 L 및 H-Tile 트랜시버 레지스터의 논리적 보기	Arria® 10 트랜시버 레지스터의 논리적 보기	Cyclone® 10 트랜시버 레지스터의 논리적 보기
아날로그 설정 지침			Stratix® 10 L-Tile/H-Tile 프리엠퍼시스 및 출력 스윙 추정기	Arria® 10 프리엠퍼시스 및 출력 스윙 추정기	Cyclone® 10 및 Arria® 10 프리엠퍼시스 및 출력 스윙 추정기
추가 자료				Arria® 10 트랜시버 PHY 핀 계획 (FPGA Wiki)

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3. 보드 설계 및 전원 관리

주제	: Agilex™ 7	Agilex™ 5	Stratix® 10	Arria® 10	Cyclone® 10	최대® 10	Stratix® V	Arria® V	Cyclone® V	최대® V
보드 설계 지침	Agilex™ 7 구성 사용자 가이드 Agilex™ 7 장치 제품군 고속 직렬 인터페이스 신호 무결성 설계 지침 AN 114: FPGA 장치 패키지에 대한 보드 설계 지침	GTS 트랜시버 듀얼 심플렉스 인터페이스 사용자 가이드 AN 114: FPGA 장치 패키지에 대한 보드 설계 지침	AN 766: Stratix® 10개 장치, 고속 신호 인터페이스 레이아웃 설계 지침 FPGAs에 대한 PCB 스택업 설계 고려 사항	AN 114: FPGA 장치 패키지에 대한 보드 설계 지침 FPGAs에 대한 PCB 스택업 설계 고려 사항	AN 114: FPGA 장치 패키지에 대한 보드 설계 지침 FPGAs에 대한 PCB 스택업 설계 고려 사항	AN 114: FPGA 장치 패키지에 대한 보드 설계 지침 FPGAs에 대한 PCB 스택업 설계 고려 사항	AN 672: 고속 데이터 전송률 전송을 위한 트랜시버 링크 설계 지침 AN 114: FPGA 장치 패키지에 대한 보드 설계 지침 FPGAs에 대한 PCB 스택업 설계 고려 사항	AN 114: FPGA 장치 패키지에 대한 보드 설계 지침	AN 114: FPGA 장치 패키지에 대한 보드 설계 지침 FPGAs에 대한 PCB 스택업 설계 고려 사항	AN 114: FPGA 장치 패키지에 대한 보드 설계 지침 FPGAs에 대한 PCB 스택업 설계 고려 사항
핀 연결 가이드라인	Agilex™ 7 장치 제품군 핀 연결 지침		Stratix® 10 장치 제품군 핀 연결 지침	Arria® 10 GX, GT 및 SX 장치 제품군 핀 연결 지침	Cyclone® 10 GX 장치 제품군 핀 연결 지침
도해 검토	Agilex™ 7 장치 회로도 검토 워크시트		Stratix® 10 장치 회로도 검토 워크시트	Arria® 10 GX, GT 및 SX 회로도 검토 워크시트	Cyclone® 10 GX 회로도 검토 워크시트
전원 관리	Agilex™ 7 전원 관리 사용자 가이드: F-시리즈 및 I-시리즈 FPGA 전력 및 열 계산기를 사용한 열 모델링 조기 전력 예측기(EPE) 및 전력 분석기 AN 692: Agilex™ 7 장치에 대한 전력 시퀀싱 고려 사항	조기 전력 예측기(EPE) 및 전력 분석기	조기 전력 예측기(EPE) 및 전력 분석기 AN 692: Stratix® 10 장치에 대한 전원 시퀀싱 고려 사항 AN 750: Altera PDN 도구를 사용하여 전력 공급 네트워크 설계 최적화 장치별 PDN(Power Deliver Network) 도구 2.0 사용자 가이드	조기 전력 예측기(EPE) 및 전력 분석기 AN 692: Arria® 10 장치에 대한 전원 시퀀싱 고려 사항 AN 750: Altera PDN 도구를 사용하여 전력 공급 네트워크 설계 최적화 장치별 PDN(Power Deliver Network) 도구 2.0 사용자 가이드	조기 전력 예측기(EPE) 및 전력 분석기 AN 692: Cyclone® 장치에 대한 전원 시퀀싱 고려 사항 AN 750: Altera PDN 도구를 사용하여 전력 공급 네트워크 설계 최적화 장치별 PDN(Power Deliver Network) 도구 2.0 사용자 가이드	조기 전력 예측기(EPE) 및 전력 분석기 AN 750: Altera PDN 도구를 사용하여 전력 공급 네트워크 설계 최적화 장치별 PDN(Power Deliver Network) 도구 2.0 사용자 가이드	장치별 PDN(Power Deliver Network) 도구 2.0 사용자 가이드	조기 전력 예측기(EPE) 및 전력 분석기 AN 750: Altera PDN 도구를 사용하여 전력 공급 네트워크 설계 최적화 장치별 PDN(Power Deliver Network) 도구 2.0 사용자 가이드	장치별 PDN(Power Deliver Network) 도구 2.0 사용자 가이드	조기 전력 예측기(EPE) 및 전력 분석기

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시뮬레이션 모델 및 도구

고급 링크 분석기

Advanced Link Analyzer는 고속 직렬 링크 성능을 빠르고 쉽게 평가할 수 있는 최첨단 jitter/noise eye 링크 분석 도구입니다. FPGA 솔루션이 시스템 요구 사항에 어떻게 부합하는지 이해하는 데 도움이 되는 이상적인 사전 설계 도구입니다. 또한 사후 설계 지원을 위한 효과적인 도구로 디버그 및 검증을 지원합니다.

모델

개발 키트 사용자 가이드

주제	Agilex™ 7	Stratix® 10	Arria® 10
개발 키트 사용자 가이드	Agilex™ 7 F-시리즈 FPGA 개발 키트 사용 설명서 Agilex™ 7 F-시리즈 트랜시버-SoC 개발 키트 사용 설명서	Stratix® 10 개발 키트 사용 설명서 Stratix® 10 GX 트랜시버 신호 무결성 개발 키트 사용 설명서	Arria® 10 개발 키트 사용 설명서 Arria® 10 SoC 개발 키트 사용자 가이드 Arria® 10 GX 트랜시버 신호 무결성 개발 키트 사용 설명서

주제

Agilex™ 7

Stratix® 10

Arria® 10

개발 키트 사용자 가이드

Agilex™ 7 F-시리즈 FPGA 개발 키트 사용 설명서

Agilex™ 7 F-시리즈 트랜시버-SoC 개발 키트 사용 설명서

Stratix® 10 개발 키트 사용 설명서

Stratix® 10 GX 트랜시버 신호 무결성 개발 키트 사용 설명서

Arria® 10 개발 키트 사용 설명서

Arria® 10 SoC 개발 키트 사용자 가이드

Arria® 10 GX 트랜시버 신호 무결성 개발 키트 사용 설명서

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4. 상호 운용성 및 표준 테스트

주제	: Agilex™ 7	Agilex™ 5	Stratix® 10	Arria® 10	Cyclone® 10	최대® 10
응용 프로그램	Agilex™ 7 범용 I/O 사용자 가이드: F-시리즈 및 I-시리즈	병렬 인터페이스용 PHY Lite FPGA IP 코어 릴리스 노트	병렬 인터페이스용 PHY Lite FPGA IP 코어 릴리스 노트	병렬 인터페이스용 PHY Lite FPGA IP 코어 릴리스 노트	병렬 인터페이스용 PHY Lite FPGA IP 코어 릴리스 노트
	병렬 인터페이스용 PHY Lite FPGA IP 코어 릴리스 노트	범용 I/O 사용자 안내서	AN 835: PAM4 신호 기본 사항
		LVDS SERDES 사용자 가이드	AN 846: Stratix® 10 순방향 오류 수정
모델	IEEE 1149.6 BSDL 파일	IEEE 1149.6 BSDL 파일	IEEE 1149.6 BSDL 파일	IEEE 1149.6 BSDL 파일	IEEE 1149.6 BSDL 파일	IEEE 1149.6 BSDL 파일

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5. 디자인 예제 및 참조 디자인

주제	: Agilex™ 7	Stratix® 10	Arria® 10	Cyclone® 10
설계 예시 및 레퍼런스 디자인	고속 트랜시버 데모 디자인 - Agilex™ 7 장치 I-시리즈(F-Tile 포함) 고속 트랜시버 데모 디자인 - Agilex™ 7 장치 F-시리즈(E-타일)	고속 트랜시버 데모 디자인 - Stratix® 10 TX 계열 고속 트랜시버 데모 디자인 - Stratix® 10 GX 시리즈	Arria® 10 SoC 보드를 탑재한 Terasic DE10 Advanced ACHILLES 인스턴트 개발 키트(Arria® 10 FPGA SoM 스타터 보드 포함) Arria® 10 트랜시버 PHY 설계 사례 Arria® 10 트랜시버 PHY 기본 설계 예 고속 트랜시버 데모 디자인 - Arria® 10 시리즈	Cyclone® 10 트랜시버 PHY 기본 설계 예

주제

: Agilex™ 7

Stratix® 10

Arria® 10

Cyclone® 10

설계 예시 및 레퍼런스 디자인

고속 트랜시버 데모 디자인 - Agilex™ 7 장치 I-시리즈(F-Tile 포함)

고속 트랜시버 데모 디자인 - Agilex™ 7 장치 F-시리즈(E-타일)

고속 트랜시버 데모 디자인 - Stratix® 10 TX 계열

고속 트랜시버 데모 디자인 - Stratix® 10 GX 시리즈

Arria® 10 SoC 보드를 탑재한 Terasic DE10 Advanced

ACHILLES 인스턴트 개발 키트(Arria® 10 FPGA SoM 스타터 보드 포함)

Arria® 10 트랜시버 PHY 설계 사례

Arria® 10 트랜시버 PHY 기본 설계 예

고속 트랜시버 데모 디자인 - Arria® 10 시리즈

Cyclone® 10 트랜시버 PHY 기본 설계 예

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6. 교육 과정 및 비디오

권장 교육 과정

주제	묘사
E-타일 클러킹	E-tile에서 사용 가능한 참조 클럭에 대해 알아보고 E-tile 트랜시버 데이터 경로 클럭이 생성 및 배포됩니다.
GTS 트랜시버 기본 교육	이 교육에서는 다양한 응용 분야에 최적화된 Agilex™ 5 FPGA GTS 트랜시버의 기본 사항을 소개합니다.
트랜시버 툴킷 교육	이 온라인 교육에서는 Quartus® Prime Pro 소프트웨어의 트랜시버 툴킷과 Auto Sweep 및 Eye Viewer와 같은 기능을 소개합니다.
20nm 및 28nm 장치에 대한 트랜시버 기본 사항	다양한 고속 프로토콜을 지원하는 데 사용되는 20nm 및 28nm FPGA 트랜시버에서 발견되는 기본 빌딩 블록을 알아보십시오.
Stratix® 10 트랜시버 기본 사항	다양한 고속 프로토콜을 지원하는 데 사용되는 Stratix® 10 FPGA 트랜시버의 기본 빌딩 블록에 대해 알아보십시오.
Stratix® 10 FPGA 트랜시버 PHY 계층 구축	Stratix® 10 FPGA 트랜시버 PHY 계층 솔루션을 구성하는 세 가지 리소스, 즉 트랜시버 PHY, 트랜시버 PLL 및 트랜시버 리셋 컨트롤러를 정의하는 방법을 알아보십시오.
Arria® 10 장치용 트랜시버 툴킷	Arria® 10 및 Cyclone® 10 FPGA 트랜시버의 아날로그 설정을 디버깅하고 동적으로 미세 조정하는 방법을 알아보십시오.
Arria® 10 FPGA 트랜시버를 위한 고급 신호 컨디셔닝	Arria® 10 FPGA 트랜시버의 아날로그 기능과 이를 사용하여 링크 성능을 개선하는 방법에 대해 알아보십시오.
10세대 트랜시버 PHY 계층 구축	Arria® 10 및 Cyclone® 10 FPGA 트랜시버 IP 블록을 사용하여 맞춤형 트랜시버 구현을 구축하는 방법을 알아보십시오.
10세대 트랜시버 클록킹	Arria® 10 및 Cyclone® 10 FPGA 트랜시버 블록에 있는 클록킹 리소스에 대해 알아보십시오.

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기타 교육 과정

트랜시버 교육 과정

주제	묘사
F-타일 채널 배치 도구	F-타일 채널 배치 도구를 장치 제품군 핀 연결 지침과 함께 사용하면 포괄적인 문서를 읽고 Quartus® Prime Pro 소프트웨어에서 설계를 구현하기 전에 제품에서 프로토콜 배치를 신속하게 계획할 수 있습니다.

빠른 비디오 FPGA

추가 빠른 비디오

타이틀	묘사
17G 트랜시버 데모 비디오	당사 연구실에서 17Gbps 트랜시버를 실행하는 최초의 Agilex™ 5 FPGA E-시리즈 그룹 B 장치를 시청하십시오.
Arria® 10 심플렉스 트랜시버의 장치 구성	동적 재구성이 가능한 Arria® 10 장치 심플렉스 트랜시버를 동일한 물리적 트랜시버 채널에 배치하는 방법을 알아보려면 이 비디오를 시청하십시오.
Arria® 10 장치 트랜시버의 동적 재구성	이 비디오를 시청하여 Arria® 10 장치에서 전송(TX) 위상 잠금 루프(PLL) 스위칭 및 임베디드 스트리머를 사용하여 데이터 속도 변경을 수행하는 방법을 알아보십시오.
트랜시버 툴킷 사용 방법 1부	총 4부로 구성된 이 비디오를 시청하여 Arria® 10 FPGA 개발 키트에 제시된 트랜시버 툴킷 응용 프로그램 사용 방법을 알아보십시오. 이 비디오에서는 트랜시버에 대한 최적의 물리 매체 부착(PMA) 설정을 얻는 방법에 대해 설명합니다.
트랜시버 툴킷 사용 방법 파트 2	총 4부로 구성된 이 비디오를 시청하여 Arria® 10 FPGA 개발 키트에 제시된 트랜시버 툴킷 응용 프로그램 사용 방법을 알아보십시오. 이 비디오에서는 트랜시버에 대한 최적의 PMA 설정을 얻는 방법을 설명합니다.
트랜시버 툴킷 사용 방법 파트 3	총 4부로 구성된 이 비디오를 시청하여 Arria® 10 FPGA 개발 키트에 제시된 트랜시버 툴킷 응용 프로그램 사용 방법을 알아보십시오. 이 비디오에서는 트랜시버에 대한 최적의 PMA 설정을 얻는 방법을 설명합니다.
트랜시버 툴킷 사용 방법 파트 4	총 4부로 구성된 이 비디오를 시청하여 Arria® 10 FPGA 개발 키트에 제시된 트랜시버 툴킷 응용 프로그램 사용 방법을 알아보십시오. 이 비디오에서는 트랜시버에 대한 최적의 PMA 설정을 얻는 방법을 설명합니다.
Arria® 10 트랜시버: 프리엠퍼시스 기본 사항	Arria® 10 트랜시버 프리엠퍼시스 기능의 기본 사항을 알아보십시오. 시뮬레이션된 파형과 실리콘 측정값을 비교합니다.
Arria® 10 장치 트랜시버에 대한 동적 재구성 수행	이 비디오를 시청하여 Arria® 10 장치의 임베디드 스트리머와 함께 TX PLL 스위칭을 사용하여 데이터 속도 변경을 수행하는 방법을 알아보십시오.
임베디드 스트리머를 사용하여 Arria® 10 장치 트랜시버 재구성	임베디드 스트리머를 사용하여 Arria® 10 장치 트랜시버 표준 PCS로 동적 재구성을 수행하는 방법을 알아보려면 이 비디오를 시청하십시오.
IBIS-AMI 모델을 사용하여 Arria® 10 장치 트랜시버의 신호 무결성 추정	Advanced Link Analyzer에서 Arria® 10 장치 트랜시버 IBIS-AMI 모델을 사용하여 신호 무결성 시뮬레이션을 수행하는 방법을 알아보려면 이 비디오를 시청하십시오. 또한 이 비디오에서는 아이 다이어그램 보고에 대해 다룹니다.

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7. 디버그

도구

Stratix® 10 장치 E-Tile 트랜시버 디버그 도구

디버그 도구는 두 개의 하위 도구로 구성됩니다.

상태 도구를 사용하면 PMA 매개변수를 읽고 재설정한 다음 파일에 기록할 수 있습니다. 또한 적응 흐름(내부/외부 루프백, 초기 적응), 읽기 및 재설정 비트 오류를 수행할 수 있습니다.
튜닝 툴을 사용하면 10Gbps/28Gbps/56Gbps에 대한 기본 라인 PMA 파라미터 구성으로 트랜시버를 튜닝할 수 있으며, 사용자 지정 파라미터를 사용하면 PMA 파라미터를 스윕하고 파일에 기록할 수 있습니다. 이 도구를 사용하여 Stratix® 10 Device E-Tile의 트랜시버 채널 상태를 분석할 수 있습니다.

사용 설명서 다운로드

Stratix® 10용 E-Tile 트랜시버 디버그 툴 다운로드

Stratix® 10개 장치 L-타일/H-타일 트랜시버 PHY 디버그 도구

이 디버그 도구는 4개의 하위 도구로 구성됩니다.

전압 도구를 사용하면 수신기 데이터 샘플링 노드와 송신기 노드의 전압을 측정할 수 있습니다.
채널 상태 도구를 사용하면 수신기 클럭 데이터 복구(CDR), 교정 상태, 루프백 상태 및 PRBS 발생기/체커 상태 데이터에 잠긴 상태를 확인할 수 있습니다.
Adaptation status tool을 사용하면 구성된 적응 등록 비트를 골든 비트 설정과 교차 검증할 수 있습니다. - 골든 비트는 지정된 레지스터에 권장되는 비트 설정입니다.
눈 디버그 도구를 사용하면 눈 높이 및/또는 눈 너비를 측정할 수 있습니다.

이 도구를 사용하여 Stratix® 10 장치 L-타일/H-타일의 트랜시버 채널 상태를 분석하십시오.

도구 자습서 다운로드

Stratix® 10용 L-타일/H-타일 트랜시버 PHY 디버그 도구 다운로드

Arria® 10 장치 트랜시버 PHY - 오류 트리 분석기

이 대화형 오류 트리 분석기는 Arria® 10 장치 트랜시버 PHY를 사용하는 동안 발생할 수 있는 문제 해결에 대한 지침을 제공합니다. 분석기는 세 개의 섹션으로 구성됩니다.

네이티브 PHY 디버그
링크 튜닝 디버그
동적 재구성 디버그

이 오류 트리 분석기를 사용하면 트랜시버 PHY 문제를 해결하고 설계 장치를 최대한 효율적으로 개선할 수 있습니다. Arria® 10 장치 트랜시버 PHY 디버그 도구와 함께 사용

사용 설명서 다운로드

Arria® 10용 트랜시버 PHY 오류 트리 분석기 다운로드

Arria® 10 장치 트랜시버 PHY 디버그 도구

이 디버그 도구는 Stratix® 10 버전과 동일한 4개의 하위 도구로 구성됩니다.

전압 도구를 사용하면 수신기 데이터 샘플링 노드와 송신기 노드의 전압을 측정할 수 있습니다.
채널 상태 도구를 사용하면 수신기 클럭 데이터 복구(CDR), 교정 상태, 루프백 상태 및 PRBS 발생기/체커 상태 데이터에 잠긴 상태를 확인할 수 있습니다.
Adaptation status tool을 사용하면 구성된 적응 등록 비트를 골든 비트 설정과 교차 검증할 수 있습니다. - 골든 비트는 지정된 레지스터에 권장되는 비트 설정입니다.
눈 디버그 도구를 사용하면 눈 높이 및/또는 눈 너비를 측정할 수 있습니다.

이 도구를 사용하여 Arria® 10 장치의 트랜시버 채널 상태를 분석할 수 있습니다.

Arria® 10 장치용 트랜시버 PHY 디버그 도구 다운로드

주제:	Agilex™ 7	Agilex™ 5	Quartus® Prime¹	Stratix® 10	Arria® 10	Cyclone® 10
지적 재산권(IP) 코어 릴리스 정보	E-Tile 동적 재구성 설계 예제 릴리스 노트 이더넷 FPGA IP를 위한 F-Tile 자동 협상 및 링크 교육 릴리스 노트 F-Tile 동적 재구성 제품군 FPGA IP 릴리스 노트 F-Tile PMA 및 FEC Direct PHY 다중 속도 FPGA IP 릴리스 정보 F-Tile PMA/FEC Direct PHY IP 릴리스 정보	GPIO FPGA IP 릴리스 정보 GTS PMA/FEC 다이렉트 PHY IP 릴리스 노트 LVDS SERDES FPGA IP 릴리스 노트	Quartus® Prime 디자인 제품군 릴리스 정보
FPGA 장치 정오표				Stratix® 10 GX L-Tile 생산 장치 정오표 Stratix® 10 SX 프로덕션 장치 정오표	Arria® 10 GX/GT 장치 정오표 및 설계 권장 사항 Arria® 10 SX 장치 정오표 및 디자인 권장 사항	Cyclone® 10 GX 장치 정오표 및 설계 지침
사용 설명서(다음 사용 설명서의 디버그 기능에 대한 장 참조)	E-Tile 트랜시버 PHY 사용 설명서 F-타일 아키텍처 및 PMA 및 FEC 다이렉트 PHY IP 사용자 가이드 F-Tile 동적 재구성 제품군 FPGA IP 사용 설명서 F-Tile PMA 및 FEC Direct PHY 다중 속도 FPGA IP 사용 설명서 병렬 인터페이스용 PHY Lite FPGA IP 사용 설명서	병렬 인터페이스용 PHY Lite FPGA IP 사용 설명서		Stratix® 10 L 및 H-Tile 트랜시버 PHY 사용 설명서	Arria® 10 트랜시버 PHY 사용 설명서	Cyclone® 10 GX 트랜시버 PHY 사용 설명서

주제:

Agilex™ 7

Agilex™ 5

Quartus® Prime¹

Stratix® 10

Arria® 10

Cyclone® 10

지적 재산권(IP) 코어 릴리스 정보

E-Tile 동적 재구성 설계 예제 릴리스 노트

이더넷 FPGA IP를 위한 F-Tile 자동 협상 및 링크 교육 릴리스 노트

F-Tile 동적 재구성 제품군 FPGA IP 릴리스 노트

F-Tile PMA 및 FEC Direct PHY 다중 속도 FPGA IP 릴리스 정보

F-Tile PMA/FEC Direct PHY IP 릴리스 정보

GPIO FPGA IP 릴리스 정보

GTS PMA/FEC 다이렉트 PHY IP 릴리스 노트

LVDS SERDES FPGA IP 릴리스 노트

Quartus® Prime 디자인 제품군 릴리스 정보

FPGA 장치 정오표

Stratix® 10 GX L-Tile 생산 장치 정오표

Stratix® 10 SX 프로덕션 장치 정오표

Arria® 10 GX/GT 장치 정오표 및 설계 권장 사항

Arria® 10 SX 장치 정오표 및 디자인 권장 사항

Cyclone® 10 GX 장치 정오표 및 설계 지침

사용 설명서(다음 사용 설명서의 디버그 기능에 대한 장 참조)

E-Tile 트랜시버 PHY 사용 설명서

F-타일 아키텍처 및 PMA 및 FEC 다이렉트 PHY IP 사용자 가이드

F-Tile 동적 재구성 제품군 FPGA IP 사용 설명서

F-Tile PMA 및 FEC Direct PHY 다중 속도 FPGA IP 사용 설명서

병렬 인터페이스용 PHY Lite FPGA IP 사용 설명서

병렬 인터페이스용 PHY Lite FPGA IP 사용 설명서

Stratix® 10 L 및 H-Tile 트랜시버 PHY 사용 설명서

Arria® 10 트랜시버 PHY 사용 설명서

Cyclone® 10 GX 트랜시버 PHY 사용 설명서

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1. 트랜시버 네이티브 PHY IP 릴리스 노트는 이제 Quartus® Prime 디자인 제품군 릴리스 노트에서 찾을 수 있습니다.

트랜시버 레지스터 매핑 가이드

주제	: Agilex™ 7	Agilex™ 5	Quartus® Prime	Stratix® 10	Arria® 10	Cyclone® 10
트랜시버 레지스터 매핑 가이드	F-Tile PMA 및 FEC 직접 포트 매핑 계산기 F-Tile PMA FEC 직접 병렬 데이터 매핑 계산기	GTS PMA/FEC 다이렉트 PHY IP 레지스터 맵		Stratix® 10 L 및 H-Tile 트랜시버 레지스터의 논리적 보기	Arria® 10 트랜시버 레지스터의 논리적 보기	Cyclone® 10 트랜시버 레지스터의 논리적 보기
추가 자료			Quartus® Prime Pro 및 표준 소프트웨어 사용자 가이드

주제

: Agilex™ 7

Agilex™ 5

Quartus® Prime

Stratix® 10

Arria® 10

Cyclone® 10

트랜시버 레지스터 매핑 가이드

F-Tile PMA 및 FEC 직접 포트 매핑 계산기

F-Tile PMA FEC 직접 병렬 데이터 매핑 계산기

GTS PMA/FEC 다이렉트 PHY IP 레지스터 맵

Stratix® 10 L 및 H-Tile 트랜시버 레지스터의 논리적 보기

Arria® 10 트랜시버 레지스터의 논리적 보기

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Quartus® Prime Pro 및 표준 소프트웨어 사용자 가이드

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1. 장치 및 IP 선택

어떤 FPGA 장치 제품군을 사용해야 합니까?

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2. 설계 흐름 및 IP 통합

트랜시버 사용에 대한 정보는 어디서 찾을 수 있습니까?

3. 보드 설계 및 전원 관리

시뮬레이션 모델 및 도구

개발 키트 사용자 가이드

4. 상호 운용성 및 표준 테스트

5. 디자인 예제 및 참조 디자인

6. 교육 과정 및 비디오

권장 교육 과정

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7. 디버그

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