비디오 및 이미지 처리 제품군
인텔 FPGA 비디오 및 이미지 처리 스위트는 맞춤형 비디오 및 이미지 처리 설계 개발을 용이하게 하는 데 사용할 수 있는 인텔 FPGA 지적 재산권(IP) 기능 모음입니다. 이러한 인텔 FPGA IP 기능은 스튜디오 방송, 화상 회의, AV 네트워킹, 의료 영상, 스마트 시티/소매 및 소비자와 같은 다양한 이미지 처리 및 디스플레이 응용 프로그램에 사용하기에 적합합니다.
비디오 및 이미지 처리 제품군
비디오 및 비전 처리 제품군은 비디오와 이미지, 비전 처리를 위한 차세대 IP 제품군입니다. IP는 업계 표준 AXI4 스트림 프로토콜을 사용하는 Intel FPGA 스트리밍 비디오 프로토콜을 통해 비디오를 전송합니다. 프로토콜 변환기 IP를 사용하면 Avalon® 스트리밍 비디오 표준과 기존 비디오, 이미지 처리 제품군 IP 또는 Avalon® 스트리밍 비디오 프로토콜을 준수하는 기타 IP와의 상호 운용이 가능합니다.
비디오 및 이미지 처리 스위트는 색 공간 변환과 같은 단순한 빌딩 블록 기능에서부터 프로그래밍 가능한 다상 스케일링을 구현할 수 있는 정교한 비디오 스케일링 기능에 이르는 다양한 코어를 갖추고 있습니다.
- 모든 VIP 코어는 쉽게 연결할 수 있도록 개방형의 낮은 오버헤드 Avalon® 스트리밍(Avalon-ST) 인터페이스 표준을 사용합니다.
- VIP 코어를 사용하면 인텔® Quartus® Prime Lite 또는 표준 에디션 소프트웨어와 관련 플랫폼 디자이너를 사용하여 맞춤형 비디오 처리 신호 체인을 빠르게 구축할 수 있습니다.
- 사용자는 자신이 보유한 재산권 IP를 통해 비디오 및 이미지 처리 코어를 자유롭게 혼합 및 구성할 수 있습니다.
- 플랫폼 디자이너를 사용하여 임베디드 프로세서와 주변 장치를 자동으로 통합하고 중재 로직을 생성할 수 있습니다.
- 60fps 이상에서 8K 비디오 지원 가능
기능
비디오 및 이미지 처리 스위트 인텔 FPGA IP 기능
인텔 FPGA IP 기능 |
설명 |
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이미지 데이터 스트리밍에 3x3, 5x5 또는 7x7 FIR(Finite impulse response) 필터를 구현하여 이미지를 매끄럽게 하거나 선명하게 합니다. |
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여러 이미지 스트림을 혼합 및 블렌드하여 텍스트 오버레이 및 PIP(Picture-in-Picture) 혼합을 구현하는 데 유용합니다. |
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추가 지연 없이 비디오 데이터 패킷을 캡처하고 비디오 추적 데이터 수집을 위해 추적 시스템 IP에 연결합니다. |
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유입되는 데이터 스트림에 존재하는 부적합 시퀀스와 오류 사례를 제거 및 복구하여 암묵적으로 적합한 사용 모델을 준수하는 출력 스트림을 생성합니다. |
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이미지 프레임에 대한 크로마 데이터의 샘플링 속도를 변경합니다(예: 4:2:2에서 4:4:4로 또는 4:2:2에서 4:2:0으로). |
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비디오 스트리밍을 잘라 컴파일 타임이나 런타임에 구성하는 방법을 제공합니다. |
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클럭 비디오 입력(CVI), 클럭 비디오 입력 II(CVI II), 클럭 비디오 출력(CVO) 및 클럭 비디오 출력 II(CVO II) |
클럭 비디오 인터페이스 IP 코어는 클럭 비디오 형식(BT656, BT1120, DVI 등)을 Avalon-ST 비디오로 변환하며, 그 반대도 마찬가지입니다. |
색상 평면 샘플이 Avalon-ST 인터페이스를 통해 전송되는 방식을 변경합니다. 이 기능을 사용하여 비디오 스트림을 분할 및 결합하면 컬러 평면 샘플의 라우팅을 제어할 수 있습니다. |
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RGB에서 YCrCb와 같은 다양한 색상 공간 사이에서 이미지 데이터를 변환합니다. |
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구성 가능한 가드 밴드 |
구성 가능한 가드 밴드 IP 코어는 입력 비디오 스트리밍의 각 색상 평면을 상위 및 하위 보호 대역 값과 비교합니다. |
두 기능 간의 비디오 스트리밍 변경 사항을 실시간으로 동기화합니다. |
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모션 적응형 디인터레이싱 알고리즘을 사용하여 인터레이스 비디오 형식을 점진적 비디오 형식으로 변환합니다. 또한 "bob" 및 "weave" 알고리즘, 낮은 각도 가장자리 감지, 3:2 cadence 감지 및 짧은 대기 시간을 지원합니다. |
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비디오 프레임을 외부 RAM으로 버퍼링합니다. 이 코어는 프레임 드롭 및 반복을 위한 다양한 옵션으로 이중 또는 삼중 버퍼링을 지원합니다. |
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외부 메모리에서 비디오를 읽어 스트리밍으로 출력합니다. |
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디스플레이 장치의 물리적 속성에 맞게 비디오 스트림을 수정할 수 있습니다. |
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들어오는 프로그레시브 프레임 라인의 절반을 삭제하여 프로그레시브 비디오를 인터레이스 비디오로 변환합니다. |
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HDL 코드 기반 스케일러 II 인텔 FPGA IP 기능은 비디오 및 이미지 프로세싱 스위트의 1세대 스케일러보다 적은 면적을 사용하면서도 더 높은 성능을 제공합니다. 스케일러 II 기능은 4:2:2 크로마 데이터 샘플링 속도를 새롭게 지원하여 필요한 리소스를 더욱 줄여줍니다. 에지 적응형 알고리즘의 새로운 기능으로 선형 및 다상 알고리즘을 모두 사용할 수 있어 현실감을 유지하면서 흐릿함을 줄일 수 있습니다. |
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비디오 스트림을 실시간으로 전환할 수 있습니다. |
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테스트 패턴으로 사용할 스틸 컬러 바가 포함된 비디오 스트리밍을 생성합니다. |
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비디오 모니터에서 캡처한 데이터를 모니터링하고 표시용 JTAG 또는 USB를 통해 호스트 시스템 콘솔에 연결합니다 |
시작하기
디자인 예제 및 개발 키트
다음 디자인 예제는 개발 키트에서 실행하는 데 사용할 수 있습니다.
제품 이름 |
지원 장치/개발 키트 |
도터카드 |
플랫폼 디자이너 준수 |
제공업체 |
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✓ |
인텔 |
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없음 |
✓ |
ALSE |
||
없음 |
✓ |
Terasic |
||
✓ |
인텔 |
비디오 튜토리얼
IP 품질 기준
기초 |
|
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연도 IP가 처음 공개됨 |
2009 |
인텔® Quartus® 소프트웨어 최신 버전 지원 |
18.1 |
상태 |
프로덕션 |
결과물 |
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고객 결과물은 다음을 포함합니다. 디자인 파일(암호화된 소스 코드 또는 사전 합성 Netlist) ModelSim*-인텔® FPGA 에디션용 시뮬레이션 모델 타이밍 및/또는 레이아웃 제약 테스트벤치 또는 디자인 예제 개정 관리를 통한 문서화 Readme 파일 |
예 예 예 예 예 아니요 |
IP와 함께 제공되는 모든 추가 고객 결과물 |
없음 |
최종 사용자가 IP를 구성할 수 있도록 허용하는 매개변수화 GUI |
예 |
인텔 FPGA IP 평가 모드 지원을 위해 IP 코어 활성화 |
예 |
소스 언어 |
Verilog |
Testbench 언어 |
Verilog |
소프트웨어 드라이버 제공 |
sw.tcl 파일 |
드라이버 운영 체제(OS) 지원 |
해당 없음 |
구현 |
|
사용자 인터페이스 |
클럭 비디오(클럭 비디오 입력 및 클럭 비디오 출력), Avalon®-ST(기타 모든 데이터 경로) |
IP-XACT 메타데이터 |
아니요 |
검증 |
|
시뮬레이터 지원 |
ModelSim, VCS, Riviera-PRO, NCSim |
하드웨어 검증 |
Arria® II GX/GZ, Arria® V, 인텔® Arria® 10, Cyclone® IV ES/GX, Cyclone® V, 인텔® Cyclone® 10, 인텔® MAX® 10, Stratix® IV, Stratix® V |
산업용 표준 준수 테스트 수행 |
아니요 |
수행한 경우, 어떤 테스트를 수행했나요? |
해당 없음 |
수행한 경우, 테스트한 인텔 FPGA 장치는 무엇인가요? |
해당 없음 |
수행한 경우, 수행 날짜 |
해당 없음 |
수행하지 않은 경우, 예정되어 있나요? |
해당 없음 |
상호 운용성 |
|
상호 운용성 테스트를 거친 IP |
예 |
수행한 경우, 테스트한 인텔 FPGA 장치는 무엇인가요? |
인텔 Arria 10, 인텔 Cyclone 10 |
상호 운용성 보고서 사용 가능 |
해당 없음 |
감마 보정기
감마 보정기는 픽셀 값을 디스플레이 정보를 기반으로 하여 특정 범위로 제한해야 할 때 사용됩니다. 일부 디스플레이는 비디오 신호의 전압에 대한 비선형 응답을 가지며 결과적으로 디스플레이를 수정하기 위해 픽셀 값을 다시 매핑해야 합니다. 감마 보정기는 Avalon®-MM 인터페이스 조회 테이블을 사용하여 픽셀 값을 변경된 값에 매핑합니다.
감마 보정기의 예시로는 0~255비트 색상 값을 가진 Y'CbCr 입력이 감마 보정기를 통과한 뒤 16~240 범위에 맞도록 값을 다시 매핑하고 클럭 비디오 출력으로 전송되는 것이 있습니다.
2D FIR 필터
2D FIR(Finite Impulse Response) 필터 비디오 지적 재산권(IP) 코어는 컬러 평면을 직렬로 처리하고 FIR 필터를 통해 픽셀 값을 통과시키는 데 사용됩니다. 계수는 Nios® II 프로세서 또는 비디오 데이터 경로를 포함하는 Qsys 설계에 액세스하는 다른 주변 장치를 통해 인터페이스할 수 있는 Avalon 메모리 매핑(Avalon-MM) 인터페이스를 통해 입력됩니다.
2D FIR 필터를 사용하는 블록 다이어그램의 예는 FIR 필터를 통과하기 위해 직렬로 포맷된 RGB 컬러 플레인이 있는 클럭 비디오 입력과 함께 표시됩니다. 필터링이 완료되면 컬러 플레인 시퀀서를 사용하여 직렬의 세 평면에서 병렬의 세 평면으로 색상 평면을 다시 포맷합니다. 3개의 컬러 플레인이 병렬로 연결되면 비디오 프레임이 클럭 비디오 출력 코어를 통해 외부로 전송될 수 있습니다.
Alpha Blending Mixer 및 Mixer II
Alpha Blending Mixer 및 Mixer II 코어는 각각 최대 12개 또는 4개의 이미지 레이어를 혼합할 수 있는 기능을 제공하며 Avalon-MM 인터페이스를 통해 런타임을 제어할 수 있습니다. Avalon-MM 인터페이스를 통해 Nios II 프로세서에서 액세스하면 표시된 각 레이어의 위치와 레이어가 오버레이되는 순서를 동적으로 제어할 수 있습니다(Mixer I만 해당). Mixer I의 알파 블렌딩 기능은 투명 또는 반투명 픽셀 표시를 지원합니다(Mixer I만 해당).
Mixer II 코어에는 배경 레이어로 사용할 테스트 패턴 생성기가 내장되어 있습니다. 4개의 입력 중 하나가 테스트 패턴 발전기 코어에서 나올 필요가 없기 때문에 이는 추가적인 이점이 됩니다. Mixer II의 또 다른 이점은 4K 비디오를 지원하는 기능입니다.
Mixer 코어가 어떻게 사용되는지 보여주는 블록 다이어그램 예시는 입력 0의 활성 비디오 피드, 내장된 테스트 패턴 생성기가 제공하는 배경 레이어, 입력 1의 회사 로고와 같은 고정 그래픽을 읽는 프레임 리더 코어와 함께 표시됩니다. 이러한 피드는 테스트 패턴 생성기에서 제공하는 배경과 그래픽으로 비디오 이미지를 표시하기 위해 함께 혼합됩니다.
믹서 입력은 입력 및 출력의 각 프레임 속도와 입력 레이어의 상쇄가 데이터 기아와 비디오의 결과적으로 잠금을 초래하지 않는 한 프레임 버퍼로부터 직접 공급되는 것이 좋습니다.
Chroma 리샘플러
Chroma 리샘플러는 비디오 데이터의 크로마 형식을 변경하는 데 사용됩니다. Y'CbCr 색상 공간에서 전송된 비디오는 데이터 대역폭을 절약하기 위해 Cb 및 Cr 색상 구성요소를 서브샘플링할 수 있습니다. Chroma 리샘플러는 4:4:4, 4:2:2 및 4:2:0 포맷 사이를 이동할 수 있는 기능을 제공합니다.
예를 들어, 4:2:2 크로마 형식의 Y'CbCr을 사용하여 클럭 비디오 입력이 Chroma 리샘플러에 의해 4:4:4 포맷으로 업스케일링되는 것을 보여줍니다. 이 업스케일링된 비디오 포맷은 비디오 포맷을 Y'CbCr에서 RGB로 변환하며, 이 변환기는 비디오 포맷을 Y'CbCr에서 RGB로 변환하여 클럭 비디오 출력 코어로 전달합니다.
클리퍼 II
클리퍼 코어는 비디오 피드의 고정된 영역을 가져와서 전달할 때 사용됩니다. 클리퍼 코어는 컴파일 중에 구성하거나 Nios II 프로세서 또는 다른 주변 장치로부터 Avalon-MM 인터페이스를 통해 업데이트할 수 있습니다. 클리퍼는 모서리에서 오프셋을 하거나 고정된 직사각형 영역을 사용하여 클리핑 방법을 설정할 수 있는 기능이 있습니다.
예를 들어 각각의 비디오 입력에서 400x400 픽셀 영역을 차지하는 클리퍼의 두 가지 인스턴스를 보여줍니다. 이 두 개의 잘린 비디오 피드는 배경으로 내장된 테스트 패턴 생성기 및 다른 그래픽과 함께 Mixer 코어에서 혼합됩니다. Mixer에는 비디오 입력의 위치를 조정할 수 있는 기능이 있어 필요한 경우 프레임 버퍼를 추가하여 두 개의 잘린 비디오 피드를 나란히 배치할 수 있습니다.
클럭 비디오 입력 및 출력 코어(I 및 II)
클럭 비디오 입력 및 출력 코어는 BT656 및 BT1120과 같은 다양한 형식의 비디오를 캡처하고 전송하는 데 사용됩니다.
클럭 비디오 입력 코어는 들어오는 비디오 데이터를 Avalon 스트리밍(Avalon-ST) 비디오 형식의 패킷 데이터로 변환하여 들어오는 수평 및 수직 귀선을 제거하고 활성 사진 데이터만 유지합니다. 코어는 한 주파수에서 비디오를 캡처하고 데이터를 동일하거나 다른 주파수에서 실행할 수 있는 나머지 Qsys 시스템으로 전달할 수 있습니다.
클럭 비디오 입력의 예시로는 비디오를 스케일러 블록에 공급하여 1280x720에서 1920x1080으로 업스케일한 후 클럭 비디오 출력 코어로 전송하는 것입니다. 입력 및 출력의 프레임 속도가 같은 경우 클럭 비디오 입력과 클럭 비디오 출력의 FIFO를 만들어 프레임 버퍼 없이도 변환할 수 있습니다.
컬러 플레인 시퀀서
컬러 플레인 시퀀서는 비디오 시스템에서 컬러 플레인 요소를 재배열하는 데 사용됩니다. 컬러 평면을 직렬에서 병렬 전송(또는 그 반대로)으로 변환하거나, 비디오 채널을 "복사"하거나(예: 보조 비디오 모니터 하위 시스템을 구동하는 데 필요할 수 있음), 비디오 채널을 "분할"하는 데 사용할 수 있습니다(예를 들어 프레임 판독기에서 4개의 평면으로 출력되는 3개의 RGB 평면에서 알파 평면을 분리하는 데 필요할 수 있음).
컬러 플레인 시퀀서의 예는 비디오가 직렬로 컬러 평면과 함께 입력되고 출력되어야 하는 2D FIR 필터 비디오 IP 코어와 함께 표시되는 경우입니다. 비디오를 원하는 형식의 클럭 비디오 출력으로 전송하려면 컬러 플레인 시퀀서로 컬러 플레인을 병렬 변환해야 합니다.
컨트롤 싱크로나이저
컨트롤 싱크로나이저는 Nios II 프로세서 또는 기타 주변 장치와 같은 Avalon-MM 마스터 컨트롤러와 함께 사용됩니다. 컨트롤 싱크로나이저는 비디오 데이터가 변경될 때 그에 맞춰 하나 이상의 비디오 IP 블록에서 런타임 구성 변경을 동기화하는 데 사용됩니다. 일부 구성 변경은 비디오 프레임이 이전 형식으로 비디오 IP 코어를 통과하는 동안 비디오 IP 코어의 업스트림에서 발생할 수 있습니다. 컨트롤 싱크로나이저는 전환을 원활하게 하고, 화면에서 글리치를 피하기 위해 새로운 수신 비디오 프레임 데이터가 코어에 도착할 때 구성 전환을 정확히 정렬하는 데 사용됩니다.
컨트롤 싱크로나이저의 예는 720p에서 1080p로 프레임 크기를 변경하기 위해 테스트 패턴 생성기를 구성하는 Nios II 프로세서와 함께 표시됩니다. 컨트롤 싱크로나이저는 Nios II 프로세서로부터 비디오 프레임 데이터가 곧 변경될 것이라는 알림을 수신하지만 새 프레임이 프레임 버퍼를 통해 컨트롤 싱크로나이저로 전달될 때까지 클럭 비디오 출력을 재구성하지 않습니다. 컨트롤 싱크로나이저는 프레임의 제어 데이터 패킷을 읽어 새 구성에 해당하는지 확인한 다음클럭 비디오 출력 코어를 새 설정으로 업데이트하여 비디오 출력의 해상도를 원활하게 변경합니다.
디인터레이서(I 및 II)와 방송 디인터레이서
디인터레이서 코어(디인터레이서, 디인터레이서 II 및 방송 디인터레이서)는 인터레이스 비디오 프레임을 프로그레시브 스캔 비디오 프레임으로 변환합니다. 원하는 품질, 사용하는 로직 영역 및 사용 가능한 메모리 대역폭에 따라 비디오를 디인터레이스하는 방법에 대한 여러 가지 알고리즘이 있습니다.
디인터레이서 코어가 사용되는 방법의 예제는 인터레이스 프레임을 수신하고 외부 메모리 및 프레임 버퍼 코어와 트랜잭션하는 디인터레이서를 통과하는 클럭 비디오 입력과 함께 표시되는 것이 있습니다. 비디오를 프로그레시브 스캔 포맷으로 디인터레이스한 후 클럭 비디오 출력 코어를 통해 전송됩니다.
프레임 버퍼(I 및 II)
프레임 버퍼 및 프레임 버퍼 II 코어는 프로그레시브 및 인터레이스 비디오 필드를 버퍼링하는 데 사용되며 프레임 삭제 및 반복을 위한 다양한 옵션으로 이중 또는 삼중 버퍼링을 지원합니다. 비디오 디인터레이싱, 비디오의 프레임 속도 변경, 또는 때때로 비디오 믹싱과 같은 경우에는 프레임 버퍼가 필요합니다.
프레임 버퍼 사용 방법의 예는 클럭 비디오 입력 코어가 초당 30프레임(fps)으로 비디오를 수신하고 이를 60fps로 변환해야 하는 경우에 표시됩니다. 프레임 버퍼 코어는 여러 프레임을 버퍼링하는 데 사용되며 반복 프레임을 지원하므로 프레임 속도를 60fps로 변환한 다음 클럭 비디오 출력 코어를 통해 전송합니다.
프레임 리더
프레임 리더 코어는 외부 메모리에 저장된 비디오 프레임을 읽은 뒤 Avalon-ST 비디오 스트리밍으로 출력하는 데 사용합니다. 데이터는 원시 비디오 픽셀 값으로만 저장됩니다.
프레임 리더를 사용하여 회사 로고 그래픽을 다른 비디오 스트리밍에 오버레이하고 Mixer 코어를 통해 레이어를 병합하는 예시가 있습니다. 여기에서 병합된 비디오는 클럭 비디오 출력 코어로 전송됩니다. 믹서는 알파 채널을 포함하도록 선택적으로 구성할 수 있습니다. 이 경우 프레임 리더는 3개의 색상 평면과 1개의 알파 평면을 읽도록 구성할 수 있으며, Mixer에 입력되기 전에 색상 공간 변환기(표시되지 않음)를 사용하여 "분할"될 수 있습니다.
스위치(I 및 II)
사용자는 스위치 코어를 통해 최대 12개의 입력 비디오 스트리밍을 최대 12개의 출력 비디오 스트리밍에 연결할 수 있습니다. 스위치는 비디오 스트림을 병합하거나 복제하지 않지만 입력 포트에서 출력 포트로 라우팅을 변경할 수 있습니다. 해당 비디오 스트리밍을 계속 모니터링할 수 없는 경우 모든 출력 포트를 연결할 필요는 없습니다. 스위치 제어는 Nios II 프로세서 또는 다른 Avalon-MM 매핑 주변 장치에서 액세스할 수 있는 Avalon-MM 인터페이스를 통해 수행됩니다.
스위치의 예시로는 클럭 비디오 입력과 스위치에 2개의 포트를 제공하는 테스트 패턴 생성기가 있습니다. 두 번째 스위치 출력 포트는 연결되지 않은 상태로 유지되며 Nios II 프로세서는 디스플레이를 위해 클럭 비디오 출력에 연결된 포트로 전송되는 두 피드를 제어합니다.
Avalon-ST 비디오 모니터
Avalon-ST 비디오 모니터는 Avalon-ST 비디오 패킷 정보를 읽고 진단 데이터를 추적 시스템에 제공하는 비디오 데이터 경로와 직렬로 삽입할 수 있는 코어입니다. 비디오 모니터는 분석 및 통계 정보를 위해 비디오 데이터 경로를 조사하려는 위치에 삽입됩니다. 추적 시스템 코어와 결합하고 JTAG와 같은 디버그 포트 또는 인텔 FPGA 다운로드 케이블을 통해 외부적으로 연결하면 비디오 시스템의 동작에 대한 가시성을 높일 수 있습니다. 시스템 콘솔을 가상 플랫폼으로 사용하여 이 정보를 표시할 수 있습니다.
예시에는 컬러 플레인 시퀀서 전후에 삽입된 Avalon-ST 비디오 모니터가 있습니다. 클럭 비디오 출력 및 컬러 플레인 시퀀서에서 오는 비디오 패킷 정보를 모니터링하는 데 사용됩니다. 비디오 모니터는 코어를 통과하는 비디오 데이터를 변경하지 않습니다. 이 경우 비디오 모니터는 이 경우 JTAG를 통해 액세스되는 추적 시스템에 연결됩니다.
추적 시스템
추적 시스템은 비디오 진단 정보를 위한 설계에 삽입된 Avalon-ST 비디오 모니터 코어에 액세스하는 데 사용됩니다. 여러 비디오 모니터 코어를 사용하여 추적 시스템 컨트롤러에 연결할 수 있습니다. 추적 시스템은 일반적으로 JTAG 커넥터 또는 가능한 경우 인텔 FPGA 다운로드 케이블 인터페이스와 같은 디버그 인터페이스를 사용하여 호스트에 연결합니다.
예시에는 컬러 플레임 시퀀서 전후에 삽입된 두 개의 Avalon-ST 비디오 모니터 코어와 함께 사용되는 추적 시스템이 있습니다. 이 경우 비디오 모니터는 이 경우 JTAG를 통해 액세스되는 추적 시스템에 연결됩니다.
추가 리소스
IP 찾기
귀하의 요구 사항에 적합한 Altera® FPGA 지적 재산권 코어를 찾아보십시오.
기술 지원
이 IP 코어에 대한 기술 지원을 받으려면 지원 리소스 또는 인텔® 우수 고객 지원 방문하십시오. 또한 지식 센터 및 커뮤니티에서 이 기능과 관련된 항목을 검색할 수도 있습니다.
IP 평가 및 구매
Altera® FPGA 지적 재산권 코어에 대한 평가 모드 및 구매 정보.
IP 기본 제품군
Quartus® Prime Standard 또는 Pro Edition Software에 대한 활성 라이센스가 있는 무료 Altera® FPGA IP 코어 라이센스.
디자인 예
Altera® FPGA 장치용 설계 예시 및 참조 설계를 다운로드하십시오.
영업팀 문의
Altera® FPGA 제품 설계 및 가속 요구 사항에 대해서는 영업팀에 문의하십시오.