인텔® Stratix® 10 SX SoC FPGA
인텔® Stratix® 10 SoC FPGA는 혁신적인 인텔® Hyperflex™ FPGA 아키텍처의 쿼드코어 ARM* Cortex*–A53 MPCore* 하드 프로세서 시스템과 결합하여 임베디드 성능, 전력 효율성, 밀도 및 임베디드 애플리케이션에 필요한 시스템 통합을 제공합니다.
참조: FPGA 디자인 소프트웨어, 디자인 스토어, 다운로드, 커뮤니티, 지원
인텔® Stratix® 10 SX SoC FPGA
기능 및 이점
높은 수준의 시스템 통합 성능 달성
인텔® Stratix® 10 SoC FPGA는 ARM* 에코시스템에서 USR을 강화합니다. ARM의 차세대 64비트 아키텍처(ARMv8)는 하드웨어 가상화 기능, 시스템 관리 및 모니터링 기능과 더불어 가속 사전 처리 기능을 지원합니다. ARM* Cortex-A53* 프로세서는 Linux*, Wind River의 VxWorks*, Micrium의 uC/OS-II* 및 uC/OS-III* 등을 비롯한 널리 사용되는 운영 체제를 위한 32비트 실행 모드 및 보드 지원 패키지를 지원합니다.
최적화된 FPGA 및 SoC FPGA 디자인 소프트웨어로 높은 디자이너 생산성 달성
설계 반복 횟수를 크게 줄여 수백만 개의 논리소자(LE) FPGA 설계에 최적화된 새로운 엔진인 인텔® Stratix® 10 SoC FPGA 가상 플랫폼은 OpenCL™용 Intel® FPGA SDK를 사용하여 조기 소프트웨어 개발 및 검증과 C 기반 설계 입력을 가능하게 하여 SoC FPGA에서 구현하기 쉬운 설계 환경을 제공합니다. ARM* 개발 스튜디오 5*(DS-5*) 인텔® SoC FPGA 에디션 툴킷을 갖춘 인텔® FPGA SoC FPGA 임베디드 개발 제품군(EDS)으로 이기종 디버깅, 프로파일링 및 전체 칩 시각화.
기능 |
상황 |
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프로세서 |
최대 1.5GHz의 쿼드 코어 ARM* Cortex*-A53 MPCore* 프로세서 클러스터 |
보조 프로세서 |
벡터 부동 소수점 유닛(VFPU) 단일 및 이중 정밀, 각 프로세서를 위한 ARM* Neon* 미디어 처리 엔진 |
레벨 1 캐시 |
패리티가 있는 32KB L1 명령 캐시, 오류 수정 코드(ECC)가 있는 32KB L1 데이터 캐시 |
레벨 2 캐시 |
ECC 탑재 1MB KB 공유 L2 캐시 |
온칩 메모리 |
256KB 온 칩 RAM |
시스템 메모리 관리 장치 |
시스템 메모리 관리 장치는 통합 메모리 모델을 지원하고 하드웨어 가상화 기능을 FPGA 패브릭에서 실행되는 주변기기로 확장함 |
캐시 일관성 장치 |
단방향(I/O) 일관성을 제공하여 CCU 마스터 장치가 ARM* Cortex*–A53 MPCore* CPU의 일관성 메모리를 볼 수 있도록 허용 |
직접 메모리 액세스(DMA) 컨트롤러 |
8채널 직접 메모리 액세스(DMA) |
이더넷 미디어 액세스 컨트롤러(EMAC) |
통합형 DMA 탑재 10/100/1000 EMAC 3개 |
USB OTG(On-The-Go) 컨트롤러 |
통합형 DMA 탑재 USB OTG 2개 |
UART 컨트롤러 |
호환되는 UART 16550 2개 |
직렬 주변 인터페이스(SPI) 컨트롤러 |
SPI 4개 |
I2C 컨트롤러 |
I2C 5개 |
SD/SDIO/MMC 컨트롤러 |
DMA 및 CE-ATA를 지원하는 eMMC 4.5 1개 |
NAND 플래시 컨트롤러 |
ONFI 1.0 또는 이후 버전 1개의 8 및 16비트 지원 |
범용 I/O(GPIO) |
최대 48 소프트웨어 프로그래밍 가능 GPIO |
타이머 | 범용 타이머 4개, 워치독 타이머 4개 |
시스템 관리자 | 시스템 레벨 기능 및 기타 HPS 모듈을 제어하기 위해 메모리 매핑 제어 및 상태 레지스터와 로직 포함 |
재설정 관리자 | HPS 및 FPGA 패브릭의 소스로부터의 재설정 요청과 모듈 재설정 컨트롤 레지스터에 대한 소프트웨어 쓰기를 기반으로 신호 재설정 |
클럭 관리자 | 소프트웨어 프로그래밍 가능 클럭 제어 기능을 제공하여 HPS에서 생성된 모든 클럭 구성 |
에코시스템
인텔® SoC FPGA는 ARM* 프로세서를 기반으로 하며, ARM* 에코시스템의 힘을 이어받습니다. 당사의 에코시스템 파트너 인텔과 인텔® SoC FPGA 사용자 커뮤니티는 SoC FPGA 개발 요구 사항을 충족하는 다양한 옵션을 제공합니다.
비디오
인텔® Hyperflex™ FPGA 아키텍처
인텔® Stratix™ 10 장치의 인텔® Hyperflex™ FPGA 아키텍처는 2배에 달하는 FMAX 성능을 제공합니다.1 이 동영상에는 본래의 설계 장치와 하이퍼 최적화 설계 장치가 나란히 비교되어 있습니다.
PCIe* Gen3 DMA-DDR4 SDRAM
고성능 기준 설계 장치를 만들기 위해 Avalon® 메모리 매핑 인터페이스 및 직접 메모리 액세스(DMA) 기능과 결합된 PCI Express*(PCIe*) 및 메모리 컨트롤러 하드 지적 재산권(IP) 블록을 포함하는 인텔® Stratix® 10 장치.
백서
추가 리소스
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제품 및 성능 정보
Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.co.kr/benchmarks.