25G 이더넷 인텔® FPGA IP

이 IP 코어는 25기가비트 이더넷 컨소시엄에서 25G 및 50G 이더넷 사양, 초안 1.4를 구현합니다. IP 코어에는 IEEE 802.3-2012 이더넷 표준의 66절에 정의된 단방향 전송을 지원하는 옵션이 포함되어 있습니다. 25GbE IP 코어용 미디어 액세스 제어(MAC) 클라이언트 측면 인터페이스는 64비트 Avalon® 스트리밍 인터페이스(Avalon-ST)입니다. 이는 25.78125Gbps 트랜시버와 매핑됩니다. IP 코어는 직접 부착 구리(DAC) 케이블을 지원하는 Reed-Solomon FEC(Forward Error Correction)을 선택적으로 포함하고 있습니다.

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25G 이더넷 인텔® FPGA IP

FPGA IP 그래픽

다양한 옵션 기능을 갖춘 25G 이더넷 FPGA IP 코어는 또한 E-Tiles가 있는 인텔® Stratix® 10 장치에서 하드 IP로도 사용할 수 있습니다. 보다 자세한 내용은 이더넷용 E-Tile 하드 IP 페이지에서 확인할 수 있습니다.

기능

PHY:

  • 인텔® Stratix® 10 FPGA 25.78125Gbps(초당 기가비트) 또는 10.3125Gbps 시리얼 트랜시버에 원활하게 인터페이스되는 소프트 PCS 로직.
  • 25.78125Gbps 및 10.3125Gbps의 이더넷 데이터 속도 사이에서 동적 재구성 지원.
  • 선택적 Reed-Solomon FEC(Forward Error Correction).

프레임 구조 제어:

  • 1,500바이트 보다 큰 패킷으로 정의된 점보 패킷 지원.
  • 수신(RX) CRC 제거 및 패스스루 제어.
  • 전송(TX) CRC 생성 및 삽입.
  • 독점적인 사용자 관리 정보 전송이 필요한 애플리케이션에 대한 RX 및 TX 프리앰블 패스스루 옵션.
  • 64바이트 최소 이더넷 프레임 길이를 충족하는 TX 자동 프레임 패딩.

프레임 모니터링 및 통계:

  • RX CRC 확인 및 오류 보고.
  • IEEE 사양당 RX 악성 패킷 확인.
  • 선택적 통계 카운터.
  • 선택적 오류 신호는 로컬 오류를 감지 및 보고하고 IEEE 802.3ba-2012 이더넷 표준 66절 지원에 따라 원격 오류를 생성합니다.
  • IEEE 802.3ba-2012 이더넷 표준의 66절에 정의된 단방향 전송.

흐름 제어:

  • 표준 IEEE 802.3 31절 및 우선순위 기반 IEEE 802.1Qbb 흐름 제어.

정밀 시간 프로토콜 지원:

  • IEEE 표준 1588-2008 정밀 클록 동기화 프로토콜(1588 PTP)에 대한 선택적 지원. 이 기능은 ±3ns의 일정한 타임스탬프 정확도와 ±1ns의 동적 타임스탬프 정확도로 PHY 작동 속도를 지원합니다.

디버깅 및 테스트 능력:

  • 자체 진단 테스트를 위해 직렬 트랜시버에서 프로그래밍 가능한 직렬 PMA 로컬 루프백(TX-RX).
  • TX 오류 삽입 기능.
  • 직렬 링크 디버깅이나 PHY 신호 무결성을 모니터링하기 위한 Altera 디버그 마스터 엔드포인트(ADME)에 대한 선택적 액세스.

사용자 시스템 인터페이스:

  • IP 코어 제어 및 상태 레지스터에 액세스하기 위한 Avalon® 메모리 매핑(Avalon-MM) 관리 인터페이스.
  • 클라이언트 로직에 연결되는 Avalon® Streaming (Avalon-ST) 데이터 경로 인터페이스.
  • Avalon-ST TX 인터페이스의 경우 0 또는 3 클록 사이클의 구성 가능 준비 대기 시간.
  • 하드웨어 및 소프트웨어 재설정 제어.

IP 상태

상태

프로덕션
주문 코드

25G 이더넷 인텔® FPGA IP

IP-25GEUMACPHY(Arria® 10)
IP-25GEUMACPHY(인텔® Stratix® 10) – FEC 없음, PTP 미지원
IP-25GEUMACPHYF(인텔® Stratix® 10) – FEC 없음, PTP 지원
IP-25GEUMACPHYFC(인텔® Stratix® 10) – FEC 있음, PTP 미지원
IP-25GEUMACPHYFFC(인텔® Stratix® 10) – FEC 있음, PTP지원
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