인텔® Agilex™ 7 및 인텔® Stratix® 10 FPGA E-타일 하드 IP

강화 이더넷 프로토콜 스택

IP 코어는 여러 변형 장치에서 사용할 수 있으며 각각의 코어는 이더넷 채널 및 기능에 대한 다른 조합을 제공합니다.

• 선택적 Reed-Solomon Forward Error Correction(RS-FEC)을 갖춘 10GbE/25GbE 채널 1~4개.
• CAUI-4 또는 CAUI-2 모드용 선택적 RS-FEC를 갖춘 100G 채널.
• 1~4개의 단일 10GbE/25GbE 채널 또는 1개의 100GbE 채널 간의 동적 구성.

모든 변형 장치가 선택적 IEEE 1588v2 정밀 시간 프로토콜(PTP)을 제공합니다. 사용자는 미디어 액세스 제어(MAC) 및 물리 코딩 하위계층(PCS) 변형 장치, PCS 전용 변형 장치, 유연한 이더넷(FlexE) 변형 장치 또는 광학 전송 네트워크(OTN) 변형 장치를 선택할 수 있습니다.

이더넷 프로토콜

기능

IP 코어는 IEEE 웹사이트(www.ieee.org)에 제공되어 있는 IEEE 802.3-2015 고속 이더넷 이더넷 표준, 25G, 50G 이더넷 사양, 25기가비트 이더넷 콘소시엄에서 사용 가능한 초안 1.6를 위해 설계되었습니다. MAC는 대기 시간을 최적화하기 위해 컷스루 프레임 처리 기능을 제공하며, 64바이트 프레임 길이의 전체 회선 속도와 패킷 손실 없이 백투백 또는 혼합 길이 트래픽을 지원합니다. 모든 IP 코어 변종 장치는 전이중 모드입니다. IP 기능은 다음과 같습니다.

PHY:

• 25.78125Gbps에서 작동하는 4개의 FPGA 하드 직렬 트랜시버 레인으로 구성된 CAU 외부 인터페이스.
  
• PAM4 인코딩으로 53.125Gbps에서 작동하는 2개의 트랜시버 레인과의 CAUI-2 외부 인터페이스.
• 25.78125Gbps에서 작동하는 1개의 트랜시버 레인과의 25G CAUI 외부 인터페이스.
• 10.3125Gbps에서 작동하는 1개의 트랜시버 레인과의 10G CAUI 외부 인터페이스.
• 데이터 추출 및 정렬 마커를 사용한 64B/66B 인코딩 기반 CAUI-4 링크를 지원하여 여러 레인의 데이터를 정렬합니다.
• 선택적 Reed-Solomon Forward Error Correction RS-FEC(528,514) 또는 RS-FEC(544,514).
• 10G, 25G 및 100G 변형 장치 지원.
• IEEE 표준 802.3-2915 73절 및 25G 이더넷 컨소시엄 부록 초안 1.6에 정의되어 있는 자동 협상(AN).
• IEEE 표준 802.3-2915 92절 및 93절과 25G 이더넷 컨소시엄 부록 초안 1.6에 정의되어 있는 링크 교육(LT).
• 세부적으로 제어된 8바이트, 10바이트 또는 12바이트 인터패킷 간격(IPG) 최소 평균을 유지하거나 사용자가 클라이언트 인터페이스에서 IPG를 구동할 수 있도록 허용하는 선택적 결손 유휴 카운터(DIC) 옵션.
• IEEE 802.3-2015 고속 이더넷 표준 80.5절 요구 사항을 초과하는 수신기(RX) 스큐 변형 장치 공차.

프레임 구조 제어:

• 점보 패킷 지원.
• RX 순환 중복 검사(CRC) 패스스루 제어.
• IEEE 802.3-2015 고속 이더넷 표준 82.2.12절 요구 사항을 초과하는 100G 링크용 1,000비트 RX PCS 레인 스큐 공차.
• 선택적 패킷 트랜시버(TX) CRC 생성 및 삽입.
• 독점적인 사용자 관리 정보 전송이 필요한 애플리케이션에 대한 RX 및 TX 프리앰블 패스스루 옵션.
• 선택적 TX MAC 소스 주소 삽입.
• 이더넷 링크에서 64바이트 최소 이더넷 프레임 길이를 충족하는 TX 자동 프레임 패딩. 이 기능에 대한 선택적 패킷 비활성화.
• TX 오류 삽입 기능은 TX 클라이언트 인터페이스에 대한 진행 중인 입력의 클라이언트 무효화를 지원합니다.

프레임 모니터링 및 통계:

• RX CRC 확인 및 오류 보고.
• IEEE 사양 선택적 RX Strict 시작 프레임 구분자(SFD) 확인.
• IEEE 사양에 대한 선택적 RX Strict 프리앰블 확인.
• IEEE 사양에 대한 RX 악성 패킷 확인.
• 제어 프레임 유형 표시 내용 수신.
• 통계 카운터.
• 통계 카운터 값을 정확한 시간에 캡처하기 위한 스냅샷 기능.
• 선택적 오류 신호 처리 기능: 로컬 오류를 감지 및 보고하고 IEEE 802.3-2015 고속 이더넷 표준 66절에 정의된 단방향 링크 오류를 지원하여 원격 오류 생성.

흐름 제어:

• 일시정지 레지스터 또는 일시정지 인터페이스를 사용하여 선택적 IEEE 802.3-2015 이더넷 표준 31절 이더넷 흐름 제어 조작.
  
• IEEE 표준 802.1Q-2014 - 수정안 17: 우선순위 기반 흐름 제어를 준수하는 선택적 우선순위 기반 흐름 제어.
• 일시정지 프레임 필터링 제어.
• 소프트웨어는 로컬 TX MAC 데이터 흐름을 동적으로 토글하여 입력 흐름을 선택적으로 차단할 수 있습니다.

정밀 시간 프로토콜(PTP):

• IEEE 표준 1588v2 PTP에 대한 선택적 지원.
• 1단계(1588v1 및 1588v2) 및 2단계 TX 타임스탬프.
• 이더넷 캡슐화, IPv4의 UDP 그리고 IPv6의 UDP를 포함한 다양한 프레임 형식으로 PTP 헤더 지원.
• 체크섬 제로 및 체크섬 확장 바이트 계산 지원.
• 교정 현장 운영 작업 지원.
• 프로그래밍 가능한 추가 지연시간 및 비대칭 지연시간.

OTN:

• TX 및 RX PCS 66비트 인코딩 및 스크램블링이 활성화되어 있는 선택적 25/50GbE 일정 비트 속도(CBR).
  
• 전체 MAC 및 PCS 66비트 기능을 갖춘 선택적 25/50GbE CBR.

사용자 시스템 인터페이스:

• IP 코어 제어 및 상태 레지스터에 액세스하기 위한 Avalon® 메모리 매핑(Avalon-MM) 관리 인터페이스.
  
• Avalon-ST 데이터 경로 인터페이스는 PCS 변형이 있는 MAC에서 가장 중요한 바이트(MSB)의 프레임 시작과 함께 MAC을 클라이언트 로직과 연결합니다. 100G 채널용 인터페이스는 512비트를 사용하며, MAC 레이어가 비활성화되면 10/25G 채널은 64비트를 사용합니다.
• MII 데이터 경로 인터페이스는 PCS 전용 변형 장치에서 PCS를 클라이언트 로직에 연결합니다. 100G 변종 장치의 인터페이스는 256비트의 데이터와 32비트의 제어가 있으며, 10G/25G 변종 장치의 인터페이스는 64비트의 데이터와 8비트의 제어가 있습니다.
• 하드웨어 및 소프트웨어 재설정 제어.
• 클록 데이터 복원(CRSD) 출력 신호를 장치 패브릭에 제공하여 동기식 이더넷(SyncE) 지원.

동적 재구성:

• 다른 이더넷 속도 간의 동적 재구성 기능을 지원합니다.
• 쉽게 구현할 수 있는 설계 예제.

디버그 및 테스트 능력:

• 자체 진단 테스트에 사용 가능한 직렬 송수신기의 선택적 직렬 PMA 로컬 루프백(TX-RX).
  
• 자체 진단 테스트를 위해 사용 가능한 MAC 또는 PCS 측 선택적 병렬 루프백(TX-RX).
• PCS 레인당 비트 오류를 모니터링하는 비트 인터리빙 패리티 오류 카운터.
• 프레임 중간 및 그 사이에서 오류를 모니터링하는 RX PCS 오류 블록 카운터.
• 악성 및 감소 패킷 카운터.
• 모든 PCS 레인에서 링크 BER을 모니터링하기 위한 높은 비트 오류 속도(BER) 감지.
• 선택적 스크램블 유휴 테스트 패턴 생성 및 확인
• 통계 카운터 값을 정확한 시간에 캡처하기 위한 스냅샷 기능.
• 테스트 및 디버그를 지원하는 TX 오류 삽입 기능.

IP 상태