이더넷 지원 센터

이더넷 IP 지원 센터는 Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10 및 Cyclone® 10 장치에 대한 이더넷 링크를 선택, 설계 및 구현하는 방법에 대한 정보를 제공합니다. 시스템을 가동하고 이더넷 링크를 디버깅하는 방법에 대한 지침도 있습니다. 이 페이지는 처음부터 끝까지 이더넷 시스템 설계 흐름에 맞는 카테고리로 구성되어 있습니다.

Agilex™ 7 FPGA 인터페이스 프로토콜 설계, Agilex™ 5 FPGA 인터페이스 프로토콜 설계, 주요 중요 리소스 및 문서를 표시하는 표준 개발 흐름에 대한 단계별 안내 여정에 대한 추가 지원을 받으십시오.

다른 장치의 경우 장치 및 제품 지원 컬렉션을 검색하십시오.

시작

Agilex™ 7 장치 제품군 고속 직렬 인터페이스 신호 무결성 설계 지침

Agilex™ 7 장치 회로도 검토 워크시트

Agilex™ 5 FPGAs 및 SoC PCB 설계 지침(HSSI, EMIF, MIPI, True Differential, PDN)

Agilex™ 5 장치 회로도 검토 워크시트

1. 장치 및 IP 선택

어떤 FPGA 제품군을 사용해야 합니까?

Agilex™, Stratix® 10, Arria® 10 및 Cyclone® 10 장치에 대한 이더넷 지적 재산권(IP) 코어 지원을 이해하려면 표 1을 참조하십시오. 4개의 장치를 비교하여 이더넷 서브시스템 구현에 적합한 장치를 선택하십시오.

위의 표에 나열된 다양한 기능이 상호 배타적인지 여부를 이해하고 확인하려면 해당 사용 설명서를 참조하십시오. 예를 들어, 저지연 100Gbps 이더넷(Arria® 10 디바이스용)을 위한 FPGA IP에서는 RS-FEC와 1588 PTP를 동시에 활성화할 수 없습니다.

2. 설계 흐름 및 IP 통합

IP 통합에 대한 정보는 어디에서 찾을 수 있습니까?

선택한 IP 코어 사용 설명서의 시작 섹션을 참조하십시오. 자세한 내용은 다음 문서를 참조할 수도 있습니다.

Agilex™ 장치

• Agilex™ 7 F-시리즈 및 I-시리즈 범용 I/O 사용자 가이드
• Agilex™ 7 구성 사용자 가이드
• Agilex™ 5 FPGAs 및 SoC 범용 I/O 사용자 가이드
• Agilex™ 5 구성 사용자 가이드

Stratix® 10 기기

• AN 778: Stratix® 10 트랜시버 사용

Arria® 10 기기

• AN 735: FPGA 저지연 이더넷 10G MAC IP 코어 마이그레이션 지침
• AN 795: Arria® 10 장치에서 저지연 10G MAC IP 코어를 사용하는 10G 이더넷 하위 시스템에 대한 지침 구현
• AN 808: 10G 이더넷 하위 시스템에 대한 지침을 Arria® 10에서 Stratix® 10으로 마이그레이션

어떤 이더넷 IP 코어를 사용해야 합니까?

이더넷용 FPGA IP

이더넷 포트폴리오용 FPGA IP에는 10Mbps에서 100Gbps까지 데이터 속도를 지원하는 다양한 IP 유형이 포함되어 있습니다. 이더넷 IP 솔루션에는 미디어 액세스 컨트롤러와 물리 매체 부착(PMA)과 물리 코딩 하위계층(PCS)을 모두 포함하는 PHY IP 코어가 포함됩니다. 자세한 내용은 다음 사용 설명서를 참조하십시오.

Agilex™ 장치

• 이더넷 FPGA IP용 E-Tile 하드 IP 사용 설명서
• E-Tile 트랜시버 PHY 사용 설명서
• E-타일 채널 배치 도구
• Agilex™ 7 장치 데이터 시트
• Agilex™ 5 장치 데이터 시트

Stratix® 10 기기

• FPGA 3배속 이더넷 IP 코어 사용 설명서
• FPGA 저지연 이더넷 10G MAC IP 코어 사용 설명서
• Stratix® 10 1G/2.5G/5G/10G 다중 속도 이더넷 PHY IP 코어 사용 설명서
• Stratix® 10 10GBASE-KR PHY IP 코어 사용 설명서
• Stratix® 10 저지연 40Gbps 이더넷 IP 코어 사용 설명서
• Stratix® 10 저지연 100Gbps 이더넷 IP 코어 사용 설명서
• 이더넷 FPGA IP용 Stratix® 10 E-Tile 하드 IP 사용 설명서
• Stratix® 10 E-Tile 트랜시버 PHY 사용 설명서
• 이더넷 FPGA IP용 Stratix® 10 H-Tile 하드 IP 사용 설명서
• Stratix® 10 L 및 H-Tile 트랜시버 PHY 사용 설명서
• Stratix® 10 장치 데이터시트
• E-타일 채널 배치 도구

Arria® 10 기기

• FPGA 3배속 이더넷 IP 코어 사용 설명서
• FPGA 저지연 이더넷 10G MAC IP 코어 사용 설명서
• 25Gbps 이더넷 IP 코어 사용 설명서
• 50Gbps 이더넷 IP 코어 사용 설명서
• 저지연 40Gbps 이더넷 IP 코어 사용 설명서
• 저지연 100Gbps 이더넷 IP 코어 사용 설명서
• 저지연 40Gbps 및 100Gbps 이더넷 MAC 및 PHY MegaCore 기능 사용 설명서

Cyclone® 10 기기

• FPGA 3배속 이더넷 IP 코어 사용 설명서
• FPGA 저지연 이더넷 10G MAC IP 코어 사용 설명서

3. 보드 설계 및 전원 관리

핀 연결 가이드라인

Agilex™ 장치

• Agilex™ 7 장치 제품군 핀 연결 지침
• Agilex™ 5 장치 제품군 핀 연결 지침

Stratix® 10 기기

• Stratix® 10 GX, MX, TX, DX 및 SX 장치 제품군 핀 연결 지침

Arria® 10 기기

• Arria® 10 GX, GT 및 SX 장치 제품군 핀 연결 지침

Cyclone® 10 기기

• Cyclone® 10 GX 장치 제품군 핀 연결 지침

도해 검토

Agilex™ 장치

• Agilex™ 7 장치 회로도 검토 워크시트
• Agilex™ 5 장치 회로도 검토 워크시트

Stratix® 10 기기

• Stratix® 10 GX, MX, TX 및 SX 스키매틱 검토 워크시트

Arria® 10 기기

• Arria® 10 GX, GT 및 SX 회로도 검토 워크시트

Cyclone® 10 기기

• Cyclone® 10 GX 회로도 검토 워크시트

보드 설계 지침

• AN 886: Agilex™ 7 장치 설계 지침
• Agilex™ 7 전원 관리 사용자 가이드
• Agilex™ 7 장치 제품군 고속 직렬 인터페이스 신호 무결성 설계 지침
• AN 910: Agilex™ 7 배전 네트워크 설계 지침
• Agilex™ 5 전원 관리 사용자 가이드
• Agilex™ 5 FPGAs 및 SoC PCB 설계 지침(HSSI, EMIF, MIPI, True Differential, PDN)
• Agilex™ 5 배전 네트워크 설계 지침
• 보드 레이아웃 테스트
• AN 766: Stratix® 10개 장치, 고속 신호 인터페이스 레이아웃 설계 지침
• AN 875: Stratix® 10 E-타일 PCB 설계 지침
• AN 114: 프로그래밍 가능 장치 패키지에 대한 보드 설계 지침
• AN 613: FPGAs에 대한 PCB 스택업 설계 고려 사항

초기 전력 예측기

• 조기 전력 예측기(EPE) 및 전력 분석기
• AN 750: FPGA PDN 도구를 사용하여 전력 공급 네트워크 설계 최적화
• 장치별 PDN(Power Deliver Network) 도구 2.0 사용 설명서

화력 발전 지침

• AN 787: Stratix® 10 열 모델링 및 관리

전력 시퀀싱 가이드라인

• AN 692: Agilex™ 7, Stratix® 10, Arria® 10 및 Cyclone® 10 GX 장치에 대한 전력 시퀀싱 고려 사항

4. 디자인 예제 및 참조 디자인

Agilex™ 7 장치

• 이더넷 Agilex™ 장치용 E-Tile 하드 IP
  • FPGA IP 디자인 사례 사용자 가이드
• 3배속 이더넷 IP
• F-Tile 3배속 이더넷 FPGA IP 디자인 예제 사용 설명서
• 10G 이더넷 IP
  • F-Tile 저지연 이더넷 10G MAC FPGA IP 디자인 예제 사용 설명서
• 25G 이더넷 IP
  • F-Tile 25G 이더넷 FPGA IP 디자인 예제 사용 설명서
• F-Tile 이더넷 하드 IP
  • F-Tile 이더넷 FPGA 하드 IP 디자인 예제 사용 설명서
  • F-Tile 동적 재구성 설계 예제 사용 설명서

Stratix® 10 기기

• 3배속 이더넷
  • AN830: FPGA배속 이더넷 및 온보드 PHY 칩 레퍼런스 디자인
• 1G/2.5G 이더넷
  • Stratix® 10용 1G/2.5G 이더넷 설계 예
• 10G 이더넷
  • 저지연 이더넷 10G MAC용 FPGA IP 디자인 예제 사용 설명서
• 40G 이더넷
  • 저지연 40Gbps 이더넷용 FPGA IP 설계 예제 사용 설명서
• 이더넷용 FPGA H-Tile 하드 IP
  • 디자인 예제 사용 설명서
• 100G 이더넷
  • 저지연 100Gbps 이더넷용 FPGA IP 설계 예제 사용 설명서
• 이더넷 Stratix® 10용 E-Tile 하드 IP
  • FPGA IP 디자인 사례 사용자 가이드

Arria® 10 기기

• 3배속 이더넷
  • AN647: 단일 포트 3배속 이더넷 및 온보드 PHY 칩 참조 디자인
  • AN-744: Arria® 10 장치용 확장 가능한 3배속 이더넷 참조 설계
  • Arria® 10 3배속 이더넷 및 네이티브 PHY 설계 사례
  • IEEE 1588v2 및 네이티브 PHY를 사용하는 Arria® 10 3배속 이더넷 설계 예
• 10G 이더넷
  • AN 699: FPGA 이더넷 설계 툴킷 사용
  • AN794: Arria® 10 저지연 이더넷 10G MAC 및 XAUI PHY 레퍼런스 디자인
  • AN 701: Arria® 10 1G/10G PHY를 사용하는 확장 가능한 저지연 이더넷 10G MAC
  • AN 838: Aquantia 이더넷 PHY 참조 디자인을 사용한 Arria® 10 NBASE-T 이더넷 솔루션 간의 상호 운용성
  • Arria® 10 SoC 확장 가능 다중 속도 10M-10G 이더넷 설계 예
  • Arria® 10 확장 가능한 10G 이더넷 MAC + IEEE 1588v2 설계 사례의 기본 PHY

5. 디버그

도구

Stratix® 10 장치 이더넷 링크 검사기

Ethernet Link Inspector는 두 개의 하위 툴로 구성됩니다.

1. Link Monitor(링크 모니터) - Stratix® 10 디바이스와 링크 파트너 간의 이더넷 링크 상태를 지속적으로 모니터링할 수 있습니다. 모니터링할 수 있는 주요 기능 중 일부는 링크 상태 요약(CDR 잠금, RX 복구 주파수, 레인 정렬 잠금 등)입니다. MAC 패킷 통계, FEC 통계 등
2. Link Analysis(링크 분석) - 링크 불러오기 시퀀스(예: 자동 협상, 링크 교육 등) 또는 Signal Tap Logic Analyzer 파일에 캡처된 기타 이벤트를 투명하게 볼 수 있습니다. 주어진 이벤트에 대한 신호 탭 로직 분석기 파일을 구성 및 캡처한 다음 링크 분석을 사용하여 해당 이벤트 기간 동안 캡처된 이벤트 및 연구 Stratix® 10 동작을 가져옵니다.
   

특정 Quartus® 소프트웨어 버전에 대한 이더넷 링크 검사기에 액세스하려면 아래 표를 참조하십시오.

• IP 및 장치 지원 사용 모델의 경우 관련 이더넷 링크 검사기 사용 설명서의 '1.2 지원되는 IP 코어 및 장치' 섹션을 참조하십시오.

지적 재산권(IP) 코어 릴리스 정보

Agilex™ 장치

• 이더넷용 E-Tile 하드 IP 릴리스 노트

Stratix® 10 기기

• FPGA 3배속 이더넷 IP 코어 릴리스 정보
• FPGA 저지연 이더넷 10G MAC IP 코어 릴리스 노트
• Stratix® 10 10GBASE-KR PHY 릴리스 노트
• Stratix® 이더넷 IP 코어용 10 H-Tile 하드 IP 릴리스 노트
• Stratix® 10 저지연 40Gbps 이더넷 IP 코어 릴리스 정보
• Stratix® 10 저지연 100Gbps 이더넷 IP 코어 릴리스 정보
• 이더넷 FPGA IP용 Stratix® 10 E-Tile 하드 IP 릴리스 노트

Arria® 10 기기

• FPGA 3배속 이더넷 IP 코어 릴리스 정보
• FPGA 저지연 이더넷 10G MAC IP 코어 릴리스 노트
• 1G/10G 및 백플레인 이더넷 10GBASE-KR PHY 릴리스 정보
• 1G/2.5G/5G/10G 다중 속도 이더넷 PHY IP 코어 릴리스 정보
• 25G 이더넷 IP 코어 릴리스 정보
• 저지연 40Gbps 이더넷 IP 코어 릴리스 정보
• 저지연 100Gbps 이더넷 IP 코어 릴리스 정보

Cyclone® 10 기기

• FPGA 3배속 이더넷 IP 코어 릴리스 정보
• FPGA 저지연 이더넷 10G MAC IP 코어 릴리스 노트

결함 트리 분석 가이드

• 저지연 10G MAC 데이터 손상 문제에 대한 오류 트리 분석 가이드

지식 기반 솔루션

Agilex™ 장치

• 기술 자료 검색(Agilex™ FPGAs 및 SoC FPGAs용 FPGA IP)

Stratix® 10 기기

• 기술 자료 검색(3배속 이더넷용 FPGA IP)
• 기술 자료 검색(저지연 이더넷 10G MAC용 FPGA IP)
• 기술 자료 검색(1G/2.5G/5G/10G 이더넷 다중 속도 PHY용 FPGA IP)
• 기술 자료 검색(25G 이더넷용 FPGA IP)
• 기술 자료 검색(저지연 40Gbps 이더넷용 FPGA IP)
• 기술 자료 검색(저지연 100Gbps 이더넷용 FPGA IP)

Arria® 10 기기

• 기술 자료 검색(3배속 이더넷용 FPGA IP)
• 기술 자료 검색(저지연 이더넷 10G MAC용 FPGA IP)
• 기술 자료 검색(1G/10G 및 백플레인 이더넷 10GBASE-KR PHY용 FPGA IP)
• 기술 자료 검색(1G/2.5G/5G/10G 이더넷 다중 속도 PHY용 FPGA IP)
• 기술 자료 검색(25G 이더넷용 FPGA IP)
• 기술 자료 검색(저지연 40Gbps 이더넷용 FPGA IP)
• 기술 자료 검색(저지연 100Gbps 이더넷용 FPGA IP)

Cyclone® 10 기기

• 기술 자료 검색(3배속 이더넷용 FPGA IP)
• 기술 자료 검색(저지연 이더넷 10G MAC용 FPGA IP)

FPGA 기술 교육

• 기술 교육 카탈로그

6. 교육 과정 및 비디오