Quartus® Prime 디자인 소프트웨어 지원 센터

Quartus® Prime 디자인 소프트웨어 주제는 모든 소프트웨어 기능을 안내합니다.

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Quartus® Prime 디자인 소프트웨어 제품군은 개념에서 생산까지 FPGA 가져오는 데 필요한 모든 소프트웨어 설계 도구를 포함합니다. 이 웹 페이지의 주제는 모든 Quartus® Prime 소프트웨어 기능을 안내합니다. 관심 영역을 선택하고 Quartus® Prime 설계 흐름에서 필요한 특정 리소스로 이동합니다.

Quartus® Prime 사용자 가이드

Quartus® Prime 소프트웨어 교육

Altera는 Quartus® Prime 설계 흐름을 빠르게 파악할 수 있도록 온라인 및 대면 교육을 제공합니다. 다음은 시작하는 데 도움이 되는 몇 가지 제안 교육 클래스입니다.

Quartus® Prime 소프트웨어 교육

코스 이름 유형 기간
Altera® FPGAs를 위한 초보자 워크숍 온라인 세션
 4 시간 30 분
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더 많은 교육 과정을 이용할 수 있습니다. 전체 카탈로그를 보려면 FPGA 교육으로 이동하십시오.

1. I/O 계획

I/O 계획은 FPGA 설계의 초기 단계에서 수행되므로 전용 핀 및 타이밍 제약을 충족하면서 대상 장치에 성공적으로 배치할 수 있습니다.

  • Quartus® Prime Pro Edition 소프트웨어는 I/O 배치의 많은 제약 조건을 충족하는 복잡한 프로세스를 관리하는 두 가지 도구를 제공합니다.
도구 설명 I/O 계획 작업 액세스 방법
인터페이스 플래너 인터페이스 플래너 툴은 핀 할당을 위한 엄격한 요구 사항(예: PCI Express*, DDR 및 위상 잠금 루프(PLL) 지적 재산권(IP) 코어)이 있는 여러 모듈을 통합하는 복잡성을 관리합니다. 인터페이스 플래너는 Quartus® Prime Fitter와 동적으로 상호 작용하여 계획하는 동안 배치 합법성을 확인합니다. 대화형 보고서를 사용하여 다양한 평면도를 평가하여 최상의 구현을 정확하게 계획할 수 있습니다. 인터페이스 및 장치 주변 장치 계획 도구 > 인터페이스 플래너
핀 플래너 핀 플래너 도구는 낮은 수준의 핀 할당 도구입니다. 이 기능을 사용하여 I/O 핀을 수동으로 배치하고 슬루율 및 드라이브 강도를 지정할 수 있습니다. 핀 할당 편집, 검증 또는 내보내기 과제 > 핀 플래너
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I/O 계획 설명서

소프트웨어 도구 문서

장치 문서

I/O 교육

과정 유형 기간
BluePrint를 사용한 빠르고 쉬운 I/O 시스템 디자인 무료, 온라인 39분
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다른 자료들

I/O 계획에는 특히 고속 I/O 또는 특정 프로토콜이 관련된 경우 많은 고려 사항이 포함됩니다.

I/O 관리 및 보드 개발 지원에 대한 자세한 내용은 다음을 참조하십시오.

2. 디자인 엔트리

디자인 엔트리 - 개요

다음과 같은 몇 가지 디자인 입력 방법을 사용하여 디자인을 표현할 수 있습니다.

  • 하드웨어 설명 언어(HDL) 사용
  • 베릴로그
  • 시스템베릴로그
  • 증권 시세 표시기
  • 플랫폼 디자이너, 복잡한 모듈을 구조화된 방식으로 연결하기 위한 그래픽 입력 도구
  • 다른 고급 입력 방법
  • 복잡한 모듈을 표현하기 위해 C++를 사용하는 HLS(High Level Synthesis)
  • OpenCL™ 은 C++를 사용하여 이기종 플랫폼에서 계산 알고리즘을 구현합니다.

FPGA 지적 재산권

FPGAs는 직접 디자인 입력뿐만 아니라 FPGAs 용도로 특별히 설계된 광범위한 지적 재산권(IP) 포트폴리오를 지원합니다.

하드웨어 설명 언어(HDL) 학습

Altera는 무료 온라인 개요부터 하루 종일 진행되는 강사 주도 수업에 이르기까지 여러 HDL 교육 과정을 제공합니다.

과정 유형 기간
Verilog HDL 기본 사항 50분 온라인, 무료
VHDL 기본 사항 92분 온라인, 무료
Verilog HDL Advanced 8 시간 강사 주도
Quartus® II 소프트웨어를 탑재한 SystemVerilog 38분 온라인, 무료
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HDL 템플릿 사용

Quartus® Prime 소프트웨어는 레지스터, 선택된 신호 할당, 동시 신호 할당 및 서브프로그램 호출과 같이 일반적으로 사용되는 로직 요소에 대한 여러 템플릿을 제공합니다. 템플릿은 Verilog, SystemVerilog 및 VHDL에서 사용할 수 있습니다.

특정 함수가 올바르게 구현되도록 작성하는 가장 좋은 방법을 잘 모르는 경우 이러한 템플릿을 참조해야 합니다. 템플릿 시스템에 대한 자세한 설명은 Design Recommendations User Guide의 Inserting HDL Code from a Provided Template 섹션에 나와 있습니다.

권장 HDL 코딩 스타일

HDL 코딩 스타일은 로직 설계의 결과 품질에 유의한 영향을 미칩니다. 합성 도구는 디자인을 최적화하지만 정확한 결과를 얻으려면 합성 도구에서 특정 논리 구조로 쉽게 인식할 수 있는 스타일로 코딩해야 합니다.

또한 일반적인 디지털 로직 설계, 특히 LAB 기반 장치의 경우 따라야 하는 우수한 설계 사례가 있습니다. 로직 재설정 방법론, 파이프라인 지연 및 적절한 동기 신호 생성 관리는 좋은 디지털 설계 사례의 몇 가지 예입니다. 좋은 HDL 코딩 방법을 배우기 위한 몇 가지 리소스는 다음과 같습니다.

좋은 HDL 코딩 스타일 가이드라인을 위한 리소스

리소스 설명
권장되는 HDL 코딩 스타일 Quartus® Prime Pro Edition 사용자 가이드의 섹션.
권장 설계 방법 Quartus® Prime Pro Edition 사용자 가이드의 섹션.
디자인 예제가 포함된 Advanced Synthesis Cookbook 디자인 예제가 포함된 PDF.
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지적 재산권

Altera FPGAs FPGAs 사용하기 위해 특별히 설계된 광범위한 지적 재산권(IP) 포트폴리오를 지원합니다. 각 IP에는 기기 구현 전 설계 검증을 위한 시뮬레이션 모델이 포함되어 있습니다. Quartus® Prime 소프트웨어 내에서 사용 가능한 IP 코어 및 IP 에코시스템에 대한 자세한 내용은 다음 링크를 참조하십시오.

리소스 설명
Altera FPGA IP 포트폴리오 Altera FPGA IP 포트폴리오 개요.
FPGA IP 코어 소개 IP 카탈로그 및 매개변수 편집기가 Quartus® Prime 소프트웨어에서 IP 코어를 관리하는 방법.
FPGA IP 찾기 FPGA IP 코어의 포괄적인 목록입니다.
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플랫폼 디자이너

플랫폼 디자이너 스냅

플랫폼 디자이너 소개 웹캐스트 보기

플랫폼 디자이너는 복잡한 구성 요소로 구성된 시스템을 신속하게 통합할 수 있는 그래픽 시스템 통합 도구입니다.

표준화된 상호 연결 프레임워크(Avalon® 또는 AMBA* AXI*)를 사용하여 타사, 자체 조직의 IP 또는 아직 정의되지 않은 블랙박스 모듈의 지적 재산을 통합할 수 있습니다. 모두 FPGA IP 코어는 플랫폼 디자이너 인터페이스 사양을 준수합니다.

플랫폼 디자이너는 나머지 FPGA 디자인으로 인스턴스화하기 위해 HDL을 생성합니다.

플랫폼 디자이너 문서

리소스 설명
플랫폼 디자이너로 시스템 만들기 플랫폼 디자이너 사용의 기본 사항
플랫폼 디자이너 구성 요소 만들기 플랫폼 디자이너에서 사용하기 위해 지적 재산권(IP) 구성 요소를 통합하는 방법.
플랫폼 디자이너 인터커넥트 Avalon® 및 AMBA* AXI* 상호 연결 표준에서 사용할 수 있는 메모리 매핑 및 스트리밍 인터페이스에 대한 세부 정보.
플랫폼 디자이너 시스템 성능 최적화 파이프라인을 최적화하고 플랫폼 디자이너 시스템에서 버스 중재를 처리합니다.
구성 요소 인터페이스 Tcl 참조 플랫폼 디자이너 시스템에 IP를 통합하기 위한 애플리케이션 프로그래밍 인터페이스(API) 참조입니다.
플랫폼 디자이너 시스템 설계 구성 요소 플랫폼 디자이너에서 사용할 수 있는 상호 연결 구성 요소에 대한 설명입니다.
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플랫폼 디자이너(이전 명칭: Qsys) 교육 과정

코스 기간 유형
플랫폼 디자이너로 시스템 디자인 만들기: 시작하기 28분 무료, 온라인
플랫폼 디자이너 소개 30분 무료, 온라인
플랫폼 디자이너 시스템 통합 도구 소개 8 시간 강사 주도
Quartus® Prime Pro Edition 소프트웨어의 플랫폼 디자이너 63분 무료, 온라인
Qsys를 사용한 고급 시스템 설계: 구성 요소 및 시스템 시뮬레이션 28분 무료, 온라인
플랫폼 디자이너를 사용한 고급 시스템 설계: 시스템 최적화 46분 무료, 온라인
Qsys를 사용한 고급 시스템 설계: 시스템 콘솔을 통한 시스템 검증 26분 무료, 온라인
Qsys를 사용한 고급 시스템 설계: 계층 구조 활용 45분 무료, 온라인
Avalon® 및 Arm* AMBA* AXI 인터페이스를 사용한 맞춤형 IP 개발 107분 무료, 온라인
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플랫폼 디자이너 디자인 예제

리소스 설명
플랫폼 디자이너 - 디자인 예제 플랫폼 디자이너에 구현된 메모리 테스터의 다운로드 가능한 디자인 예제입니다.
AXI* 메모리 설계 예 간단한 Verilog 사용자 정의 메모리 구성 요소의 AMBA* AXI*-3 에이전트 인터페이스.
BFM 시뮬레이션 예: FPGA 코어에 대한 HPS AXI* 브리지 인터페이스 FPGA AXI* 브리지(h2f)에 대한 하드 프로세서 시스템(HPS) 인터페이스.
Avalon® 검증 IP 제품군 사용 설명서(PDF) Avalon® 인터페이스를 사용하여 IP 코어를 검증하는 버스 기능 모델(BFM).
디자인 파일(.zip)
Mentor 그래픽* AXI* 검증 IP 제품군(PDF) AMBA* AXI* 인터페이스를 사용하여 IP 코어를 검증하는 BFM.
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백서

리소스 설명
FPGA 구현을 위한 IP 통합 접근 방식 비교 복잡한 FPGA 장치의 상호 연결 문제에 대해 설명합니다.
FPGA 시스템 설계에 칩 아키텍처에 네트워크의 이점 적용 FPGA 시스템 설계 에서 NoC(Network on a Chip) 아키텍처의 장점에 대해 설명합니다.
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3. 시뮬레이션

시뮬레이션 개요

Quartus® Prime 소프트웨어는 지원되는 EDA 시뮬레이터에서 RTL 및 게이트 레벨 설계 시뮬레이션을 지원합니다.

시뮬레이션에는 다음이 포함됩니다.

  • 시뮬레이터 작업 환경 설정
  • 시뮬레이션 모델 라이브러리 컴파일
  • 시뮬레이션 실행

Quartus® Prime 소프트웨어는 스크립트로 작성된 시뮬레이션 흐름을 사용하여 선호하는 시뮬레이션 환경에서 시뮬레이션 처리를 자동화할 수 있도록 지원합니다.

Quartus® Prime Standard Edition 소프트웨어에서는 선택한 시뮬레이터의 실행을 자동화하는 NativeLink 도구 흐름을 사용할 수 있습니다.

스크립팅된 시뮬레이션 흐름

항목 설명: Pro Edition Standard Edition
FPGA 설계 시뮬레이션 플랫폼 디자이너를 사용하여 IP 코어 및 시스템을 구성할 때 지원되는 EDA 시뮬레이터에 대한 시뮬레이션 환경 설정 스크립트가 생성됩니다. 타사 시뮬레이션 타사 시뮬레이션
Aldec Active-HDL 이 장에서는 Aldec Active-HDL 또는 Riviera-PRO 소프트웨어를 사용한 Quartus® Prime 설계 시뮬레이션에 대한 구체적인 지침을 제공합니다. Aldec Active-HDL 및 Riviera-PRO 지원 Aldec Active-HDL 및 Riviera-PRO 가이드라인
케이던스 예리한 엔터프라이즈 이 장에서는 Cadence Xcelium* 병렬 시뮬레이터 소프트웨어를 사용한 Quartus® Prime Pro Edition 설계 시뮬레이션에 대한 구체적인 지침을 제공합니다. Cadence Xcelium* 병렬 시뮬레이터 지원 케이던스 시뮬레이터 지원
지멘스 EDA QuestaSim* 이 장에서는 지원되는 Siemens EDA QuestaSim* 시뮬레이터를 사용한 Quartus® Prime 설계 시뮬레이션 지침을 제공합니다. Siemens EDA QuestaSim* 시뮬레이터 지원 Questa* 인텔® FPGA 에디션, ModelSim® 및 Questa* 시뮬레이터 지원
Synopsys* VCS 및 VCS MX 지원되는 EDA 시뮬레이터를 Quartus® Prime 설계 흐름에 포함할 수 있습니다. 이 문서는 Synopsys VCS 또는 VCS MX 소프트웨어를 사용하여 Quartus® Prime 설계를 시뮬레이션하기 위한 지침을 제공합니다. Synopsys VCS* 및 VCS MX 지원 Synopsys VCS* 및 VCS MX 지원

시뮬레이션 설정에 대한 지침은 다음 비디오를 참조하십시오.
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NativeLink 시뮬레이션 흐름

Quartus® Prime Standard Edition 소프트웨어에서는 NativeLink를 사용할 수 있습니다. 이를 통해 소스 코드 또는 IP를 수정한 후 디자인을 시뮬레이션하는 데 필요한 모든 단계를 자동으로 실행할 수 있습니다.

NativeLink 기능은 다음을 자동화하여 EDA 시뮬레이터를 Quartus® Prime Standard Edition 소프트웨어와 통합합니다.

  • 시뮬레이터 관련 파일 및 시뮬레이션 스크립트 생성.
  • 시뮬레이션 라이브러리 컴파일.
  • Quartus® Prime 소프트웨어 분석 및 정교화, 분석 및 합성 후 또는 전체 컴파일 후 시뮬레이터 자동 실행.

NativeLink 시뮬레이션 설정을 위한 리소스

리소스
NativeLink 시뮬레이션 설정리소스 유형설명
NativeLink 시뮬레이션 사용하기 사용 설명서 Quartus Prime 표준 에디션 사용자 가이드의 한 장: 타사 시뮬레이션.
NativeLink 시뮬레이션 설정 방법 비디오 심플한 디자인을 위해 NativeLink를 설정하는 방법을 보여주는 짧은 동영상입니다.
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시뮬레이션 리소스 리소스 유형 설명
Altera FPGA 설계 시뮬레이션(Quartus® Prime Pro 에디션) 사용 설명서 Quartus® Prime Pro 에디션 소프트웨어에 대한 주요 문서입니다.
FPGA 설계 시뮬레이션(Quartus® Prime Standard Edition) 편람 Quartus® Prime 표준 에디션 소프트웨어에 대한 주요 문서입니다.
인텔® FPGA-ModelSim* 시뮬레이션 도구를 사용하여 테스트벤치 생성 비디오 이 동영상은 Altera-Modelsim으로 테스트 벤치를 생성하는 가장 쉬운 방법을 제공합니다. 생성된 테스트 벤치에서 VHDL/Verilog 프로그래밍으로 테스트 벤치를 수정할 수 있습니다. FPGA 따라 우리가 성공을 위해 어떻게 프로그래밍되어 있는지 확인하고 포괄적인 솔루션으로 FPGA 문제를 해결하는 데 도움을 줄 수 있습니다.
Nios® II 프로세서 설계 시뮬레이션 비디오 이 비디오에서는 Nios II 프로세서 설계를 시뮬레이션하는 방법에 대해 설명합니다. FPGA 따라 우리가 성공을 위해 어떻게 프로그래밍되어 있는지 확인하고 포괄적인 솔루션으로 FPGA 문제를 해결하는 데 도움을 줄 수 있습니다.
활성 직렬 메모리 인터페이스 블록을 시뮬레이션하는 방법 비디오 이 동영상은 활성 직렬 메모리 인터페이스 블록을 사용하여 타사 플래시에 대한 간단한 읽기 및 쓰기를 시뮬레이션하는 방법을 보여줍니다.
Arria® 10을 사용하여 16.1의 ModelSim*에서 PHYLite 예제 설계 시뮬레이션 생성 비디오 이 튜토리얼 비디오는 Qsys의 사용자 지정 PHYLite 설정에서 시뮬레이션 파일을 생성하는 방법을 보여줍니다. 또한 PHYLite 시뮬레이션을 실행하기 위해 ModelSim에서 시뮬레이션 환경을 설정하는 방법도 안내합니다. 이 비디오 가이드에서는 Arria 10 특정 장치, 16.1 Quartus 및 ModelSim 10.5c를 사용합니다.
Cyclone® V 8b10b IP 바이트 순서를 시뮬레이션하는 방법 비디오 이 비디오에서는 8b10b 및 이중 너비 PCS 모드를 사용하는 Cyclone V 네이티브 PHY에서 수동 워드 정렬 및 바이트 순서를 수행하는 방법을 사용자에게 보여 줍니다. 유사한 방법이 모든 V 시리즈 디바이스에 적용됩니다. 이중 너비 PCS 모드와 바이트 SERDES가 활성화되면 트랜시버는 더 높은 데이터 속도를 달성합니다.
공급업체 메모리 모델을 사용하여 Arria® 10 RLDRAM3 시뮬레이션 비디오 이 동영상에서는 일반 메모리 모델을 공급업체 메모리 모델로 교체하여 예제 설계 시뮬레이션FPGA 실행하는 방법을 보여줍니다.
SoC HPS DDR3 코어 시뮬레이션 비디오 Quartus II 소프트웨어 v. 13.1 및 Qsys 시스템 통합 도구, Questa Sim 10.1d 및 Linux 머신을 사용하여 SoC HPS(하드 프로세서 시스템)에서 DDR3 코어를 시뮬레이션하는 방법을 알아보십시오. FPGA 따라 당사가 성공을 위해 어떻게 프로그래밍되어 있는지 확인하고 포괄적인 솔루션으로 FPGA 문제를 해결하는 데 도움을 줄 수 있습니다.
플랫폼 디자이너를 사용한 고급 시스템 디자인: 구성 요소 및 시스템 시뮬레이션
 온라인 교육

이 교육은 4부 중 1부입니다. 플랫폼 디자이너 시스템 통합 도구는 IP 기능과 하위 시스템을 연결하기 위한 상호 연결 로직을 자동으로 생성하여 상당한 시간을 절약합니다.

28분 온라인 과정
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4. 합성

합성 개요

Quartus® 소프트웨어 설계 흐름의 논리 합성 단계는 레지스터 전송 수준(RTL) 코드를 사용하여 하위 수준 프리미티브의 넷리스트(합성 후 넷리스트)를 생성합니다. 그런 다음 합성 후 넷리스트를 Fitter에 대한 입력으로 사용하여 디자인을 배치하고 라우팅합니다.

Quartus® Prime 및 Quartus® II 소프트웨어에는 고급 통합 합성 및 다른 타사 합성 도구와의 인터페이스가 포함되어 있습니다. 이 소프트웨어는 또한 설계 구조를 분석하고 소프트웨어가 설계를 어떻게 해석했는지 확인하는 데 사용할 수 있는 스키매틱 넷리스트 뷰어를 제공합니다.

합성 결과는 RTL 정교화 후와 기술 매핑 후에 Quartus® Netlist 뷰어로 볼 수 있습니다.

합성 문서화

제목 설명
Quartus Prime 통합 합성 Quartus® Prime 소프트웨어 통합 합성 도구는 VHDL, Verilog, SystemVerilog 및 레거시 Altera® FPGA별 설계 입력 언어의 합성을 지원합니다.
Synplify 지원 Quartus® Prime 소프트웨어 도구 흐름은 Synplicity Synplify 및 Synplify Pro 로직 합성기도 지원합니다.
Mentor 그래픽* 정밀 RTL 지원 Quartus® Prime 소프트웨어 도구 흐름은 Mentor 그래픽* Precision RTL 합성기도 지원합니다.
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합성 교육 및 시연

제목 설명
Quartus® Prime 소프트웨어 사용: 소개 (ODSW1100)

기본 Quartus® Prime 소프트웨어 설계 환경을 숙지하십시오. 기본 FPGA 설계 흐름과 흐름에서 Quartus® Prime 소프트웨어를 사용하는 방법에 대해 배우게 됩니다.

이것은 80 분 온라인 과정입니다.
Quartus® Prime 소프트웨어 설계 시리즈: 기초 (표준)(ODSW1110)

Quartus® Prime 소프트웨어를 사용하여 초기 설계에서 장치 프로그래밍까지 FPGA 또는 CPLD 설계를 개발하는 방법을 알아보십시오.

이것은 3.5 시간 온라인 과정입니다.
Quartus® Prime 소프트웨어 설계 시리즈: 기초 (IDSW110)

프로젝트를 만들고, 설계 파일을 입력하고, 장치를 컴파일 및 구성하여 시스템 내에서 작동하는 설계를 확인합니다. 타이밍 제약조건을 입력하고 타이밍 분석기를 사용하여 설계를 분석합니다. 소프트웨어가 합성 및 시뮬레이션에 사용되는 일반적인 EDA 도구와 어떻게 인터페이스되는지 알아보십시오.

이것은 8 시간 강사 주도 과정입니다.
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High-Level Synthesis

HLS(High-Level Synthesis) 도구는 C++로 작성된 설계 설명을 사용하여 Altera® FPGAs에 최적화된 RTL 코드를 생성합니다.

설명서, 예제 및 교육 과정을 포함하여 HLS 컴파일러에 대한 자세한 내용은 HLS 지원 페이지를 참조하십시오.

문서 설명
HLS 시작 안내서 고급 합성 컴파일러 환경을 초기화하는 방법을 보여 줍니다. 또한 컴파일러를 효과적으로 사용하는 방법을 보여주는 디자인 예제와 자습서도 포함되어 있습니다.
HLS 사용자 가이드 Altera® FPGA 제품의 IP 코어 합성, 검증 및 시뮬레이션에 대한 지침을 제공합니다.
HLS 참조 매뉴얼 구성 요소 코드에서 사용할 수 있는 명령 옵션 및 기타 프로그래밍 요소를 포함하여 HLS(High-Level Synthesis) 구성 요소 디자인 흐름에 대한 정보를 제공합니다.
HLS 모범 사례 가이드 HLS 컴파일러에서 제공하는 정보를 사용하여 구성 요소 설계를 최적화하는 방법에 대한 팁과 지침을 제공합니다.
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5. 피팅

Fitter - 프로 에디션

Quartus® Prime Pro Edition 소프트웨어를 통해 Fitter는 개별적으로 제어 가능한 단계에서 작업을 수행합니다. Fitter 프로세스의 해당 단계만 실행하고 해당 단계를 반복하여 최적화함으로써 각 단계를 개별적으로 최적화할 수 있습니다.

Fitter 스테이지 증분 최적화
계획 이 단계 후에는 계획 후 타이밍 분석을 실행하여 타이밍 제약을 검증하고 크로스 클럭 타이밍 윈도우를 검증할 수 있습니다. 배치 및 주변 속성을 확인하고 Arria® 10 FPGA 및 Cyclone® 10 FPGA 설계에 대한 클럭 계획을 수행합니다.
얼리 플레이스 (Early Place) 이 단계가 끝나면 칩 플래너는 설계 요소의 초기 상위 수준 배치를 표시할 수 있습니다. 이 정보를 사용하여 평면도를 결정할 수 있습니다. Stratix® 10 FPGA 설계의 경우 이 단계를 실행한 후 조기 클럭 계획을 수행할 수도 있습니다.
장소 이 단계가 끝나면 컴파일 보고서에서 리소스 및 로직 활용도를 검증하고 칩 플래너에서 설계 요소의 배치를 검토합니다.
경로 이 단계가 끝나면 타이밍 분석기에서 세부 설정을 수행하고 타이밍 클로저를 유지하고 칩 플래너를 통해 라우팅 혼잡을 확인합니다.
리타임 이 단계가 끝나면 Fitter 보고서에서 리타이밍 결과를 검토하고 추가 리타이밍 최적화를 제한하는 제한 사항을 수정합니다.
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기본적으로 Fitter는 모든 단계를 거칩니다. 그러나 Fitter 단계의 결과를 분석하여 다음 단계를 실행하기 전이나 전체 컴파일을 실행하기 전에 설계를 평가할 수 있습니다. Fitter 단계를 사용하여 설계 결과의 품질을 제어하는 방법에 대한 자세한 내용은 컴파일러 사용자 가이드: Quartus® Prime Pro 에디션의 Fitter 실행 섹션을 참조하십시오.

레지스터 패킹, 레지스터 복제 및 병합, 전체 작업량 수준과 같은 항목에 대한 Fitter의 작업량 수준을 지시하는 몇 가지 설정을 지정할 수 있습니다. Fitter 설정에 대한 자세한 내용은 컴파일러 사용자 가이드: Quartus® Prime Pro 에디션의 Fitter 설정 참조 섹션에 있는 토론을 참조하십시오.

Fitter - 스탠다드 에디션

Quartus® Prime Standard Edition 소프트웨어에서 레지스터 패킹, 레지스터 복제 및 병합, 전체 노력 수준과 같은 Fitter의 노력 수준을 지시하는 몇 가지 설정을 지정할 수 있습니다. Fitter 설정의 전체 목록은 컴파일러 설정 도움말 페이지를 참조하십시오

Fitter 설정에 대한 자세한 내용은 아래의 토론을 참조하십시오.

6. 타이밍 분석

타이밍 분석 개요

타이밍 분석기는 설계가 올바르게 작동하기 위해 충족해야 하는 타이밍 관계를 결정하고 타이밍을 확인하기 위해 필요한 시간에 대해 도착 시간을 확인합니다.

타이밍 분석에는 비동기식 대 동기식 아크, 도착 및 필요한 시간, 설정 및 보류 요구 사항 등 많은 기본 개념이 포함됩니다. 이는 Quartus® Prime Standard Edition 사용자 가이드: 타이밍 분석기의 타이밍 분석 기본 개념 섹션에 정의되어 있습니다.

타이밍 분석기는 타이밍 제약을 적용하고 Fitter의 설계 구현 결과에서 대상 장치에 대한 타이밍 지연을 결정합니다.

타이밍 분석기는 타이밍 제약 조건으로 표현된 타이밍 요구 사항에 대한 정확한 설명에 따라 작동해야 합니다. Quartus® Prime Standard Edition 사용자 가이드: 타이밍 분석기의 설계 제약 섹션에서는 Fitter와 타이밍 분석기 모두에서 사용할 수 있도록 타이밍 제약을 .sdc 파일에 추가하는 방법을 설명합니다.

타이밍 클로저는 타이밍 제약을 구체화하는 반복적인 프로세스입니다. 합성 및 Fitter에 대한 매개 변수 조정, Fitter 시드 변형 관리.

타이밍 분석기

Quartus Prime 타이밍 분석기

Quartus® Prime 소프트웨어의 타이밍 분석기는 업계 표준 제약, 분석 및 보고 방법론을 사용하여 설계의 모든 로직의 타이밍 성능을 검증하는 강력한 ASIC 스타일 타이밍 분석 도구입니다. 타이밍 분석기는 그래픽 사용자 인터페이스 또는 명령줄 인터페이스에서 구동되어 설계의 모든 타이밍 경로를 제한, 분석 및 결과를 보고할 수 있습니다.

타이밍 분석기에 대한 전체 사용자 가이드는 Quartus® Prime Standard Edition 사용자 가이드: 타이밍 분석기의 타이밍 분석기 실행 섹션에서 찾을 수 있습니다.

타이밍 분석을 처음 접하는 경우 Quartus® Prime Standard Edition 사용자 가이드: 타이밍 분석기의 최초 사용자를 위한 권장 흐름 섹션을 참조하십시오. 여기서는 기본 제약 조건을 사용하는 전체 디자인 흐름에 대해 설명합니다.

교육 과정 설명
Quartus® Prime Pro 소프트웨어 타이밍 분석 – 파트 1: 타이밍 분석기 타이밍 보고서 평가에 중점을 둔 Quartus® Prime Pro 소프트웨어 v. 20.3에서 타이밍 분석기 GUI의 주요 측면을 배우게 됩니다.
Quartus® Prime Pro 소프트웨어 타이밍 분석 – 2부: SDC 컬렉션 Quartus® Prime Pro 소프트웨어 v. 20.3에서 타이밍 분석기를 사용하여 Synopsys* 설계 제약(SDC) 형식의 컬렉션 개념을 배우게 됩니다.
Quartus® Prime Pro 소프트웨어 타이밍 분석 – 3부: 클럭 제약 Quartus® Prime Pro 소프트웨어 v. 20.3의 타이밍 분석기에서 Synopsys* 설계 제약 조건(SDC) 형식을 사용하여 클럭, 생성된 클럭, 클럭 불확실성 및 클럭 그룹을 생성하는 방법을 배우게 됩니다.
Quartus® Prime Pro 소프트웨어 타이밍 분석 – 4부: I/O 인터페이스 Quartus® Prime Pro 소프트웨어 v. 20.3의 타이밍 분석기에서 Synopsys* 설계 제약(SDC) 형식을 사용하여 I/O 인터페이스를 제한하는 기본 사항을 배우게 됩니다.
Quartus® Prime Pro 소프트웨어 타이밍 분석 – 5부: 타이밍 예외 Quartus® Prime Pro 소프트웨어 v. 20.3의 타이밍 분석기에서 Synopsys* 설계 제약(SDC) 형식을 사용하여 타이밍 예외, 잘못된 경로, 멀티사이클 경로, 최소 및 최대 지연에 대해 배우고 적용하는 방법을 배우게 됩니다.
타이밍 분석: 강의 Quartus® Prime Pro 소프트웨어 v. 22.1에서 타이밍 분석기를 사용하여 타이밍 설계를 제한하고 분석하는 방법을 배우게 됩니다.
타이밍 분석: Hands-on Labs 그의 워크샵은 Altera FPGA 타이밍 분석 : 강의 수업의 후속 작업입니다. 실습을 시작하기 전에 이전 수업에서 배운 SDC 제약 조건에 대한 간략한 검토가 있을 것입니다.
Altera® FPGA 타이밍 클로저: 강의 이 수업에서는 설계 전문가가 성능의 "한계를 뛰어넘는" 설계의 타이밍을 맞추기 위해 사용하는 기술을 가르칩니다.
Altera® FPGA 타이밍 클로저: Hands-On Lab 이 워크숍 기간 동안 주로 Quartus® Prime 소프트웨어를 사용하여 타이밍 클로저 기술을 연습하는 데 시간을 할애합니다.
TimeQuest 사용자 지정 보고를 사용한 타이밍 클로저 타이밍 분석기에서 Quartus® Prime 타이밍 클로저 권장 사항 보고를 사용하여 타이밍 장애를 일으킬 수 있는 문제를 찾는 방법을 알아보십시오.
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타이밍 클로저

타이밍 분석기가 타이밍 사양이 충족되지 않는다고 판단하면 불일치가 해결되고 타이밍 사양이 충족될 때까지 타이밍에 맞게 설계를 최적화해야 합니다.

타이밍 클로저에는 몇 가지 가능한 기술이 포함됩니다. 가장 효과적인 기술은 각 디자인마다 다릅니다. 설계 최적화 사용자 가이드: Quartus Prime Pro Edition의 타이밍 클로저 및 최적화 장에서는 타이밍 클로저 프로세스에 대한 많은 실용적인 조언을 제공합니다.

올바른 타이밍 클로저 기술에 대한 설계를 평가하는 방법을 이해하는 데 도움이 되는 몇 가지 추가 교육 과정이 있습니다.

교육 과정 기간 유형 과정 번호
Quartus® Prime Pro 소프트웨어의 증분 블록 기반 컴파일: 타이밍 클로저 및 팁 22분 온라인, 무료 OIBBC102
타이밍 클로저에 대한 설계 평가 42분 온라인, 무료 ODSWTC02
타이밍 클로저를 위한 최고의 HDL 설계 사례 50분 온라인, 무료 OHDL1130
TimeQuest 사용자 지정 보고를 사용한 타이밍 클로저 21분 온라인, 무료 OTIM1100
Altera® FPGA 타이밍 클로저: 강의 8 시간 강사 주도 IDSW145
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7. 설계 최적화

설계 최적화 개요

Quartus® Prime 및 Quartus® II 소프트웨어에는 면적 및 타이밍에 맞게 설계를 최적화하는 데 도움이 되는 다양한 기능이 포함되어 있습니다. 이 섹션에서는 설계 최적화 기술 및 도구에 도움이 되는 리소스를 제공합니다.

Quartus® Prime 및 Quartus® II 소프트웨어는 물리적 합성 넷리스트 최적화를 제공하여 표준 컴파일 프로세스보다 설계를 더욱 최적화합니다. 물리적 합성은 사용된 합성 도구에 관계없이 설계 성능을 향상하는 데 도움이 됩니다.

최적화 지원 문서

제목 설명
영역 및 타이밍 최적화 이 사용자 가이드 섹션에서는 Altera® 장치를 설계할 때 리소스 사용을 줄이고 컴파일 시간을 줄이며 타이밍 성능을 향상시키는 방법을 설명합니다.
설계 평면도 분석 및 최적화 이 사용 설명서 섹션에서는 칩 플래너를 사용하여 설계에 대한 평면도를 분석하고 최적화하는 방법을 설명합니다. 이 장에서는 로직 잠금 영역을 사용하여 배치를 제어하는 방법에 대해서도 설명합니다.
칩 플래너를 통한 엔지니어링 변경 관리 이 사용 설명서 섹션에서는 칩 플래너를 사용하여 지원되는 장치에 대한 ECO(엔지니어링 변경 주문)를 구현하는 방법을 설명합니다.
Netlist 최적화 및 물리적 합성 이 사용자 가이드 섹션에서는 Quartus® Prime 소프트웨어의 넷리스트 최적화 및 물리적 합성이 어떻게 디자인의 넷리스트를 수정하고 결과의 품질을 개선하는 데 도움이 되는지 설명합니다.
증분 컴파일 리소스 센터 이 리소스 센터 웹 페이지에서는 증분 컴파일을 사용하여 컴파일 시간을 줄이고 최적화 중에 결과를 보존하는 방법을 보여 줍니다.
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설계 최적화 교육 과정

과정 기간 유형 과정 번호
Quartus® Prime Pro 소프트웨어 사용: 칩 플래너 29분 온라인, 무료 오프로칩플랜
디자인 공간 탐색기 사용 22분 온라인, 무료 증권 시세 표시기
타이밍 분석기 사용자 지정 보고를 사용한 타이밍 클로저 21분 온라인, 무료 OTIM1100
타이밍 클로저에 대한 최상의 설계 사례 50분 온라인, 무료 OHDL1130
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설계 최적화 도구

Quartus® Prime 소프트웨어는 디자인을 시각적으로 표현하는 도구를 제공합니다. 이러한 도구를 사용하면 논리적 또는 물리적 비효율성 측면에서 설계의 모든 문제 영역을 진단할 수 있습니다.

  • Netlist 뷰어를 사용하여 구현 프로세스의 여러 단계(합성 전, 합성 후, 배치 및 경로 후)에서 디자인의 도식적 표현을 볼 수 있습니다. 이를 통해 각 단계에서 설계 의도를 확인할 수 있습니다.
  • 디자인 파티션 플래너는 타이밍 정보, 상대적 연결 밀도 및 파티션의 물리적 배치를 표시하여 디자인의 파티션 구성을 시각화하고 수정하는 데 도움이 됩니다. 다른 뷰어에서 파티션을 찾거나 파티션을 수정 또는 삭제할 수 있습니다.
  • 칩 플래너를 사용하여 평면도를 할당하고, 전력 분석을 수행하고, 중요 경로 및 라우팅 혼잡을 시각화할 수 있습니다. 설계 파티션 플래너 및 칩 플래너를 사용하면 더 높은 수준에서 설계를 분할하고 레이아웃할 수 있습니다.
  • DSE(Design Space Explorer II) 는 개별 설계에서 최상의 결과를 제공하는 설정 검색을 자동화합니다. DSE는 설계의 설계 공간을 탐색하고, 다양한 최적화 기법을 적용하고, 결과를 분석하여 설계에 가장 적합한 설정을 찾을 수 있도록 지원합니다.

이러한 도구를 사용하면 장치 구현을 최적화하는 데 도움이 될 수 있습니다.

넷리스트 뷰어

Quartus® Prime 소프트웨어 넷리스트 뷰어는 다양한 단계에서 디자인을 볼 수 있는 강력한 방법을 제공합니다. 교차 프로빙은 다른 설계 뷰에서도 가능합니다. 항목을 선택하고 칩 플래너 및 설계 파일 뷰어 창에서 강조표시할 수 있습니다.

  • RTL 뷰어는 계층 구조 및 주요 논리 블록을 정교화한 후 신디사이저에 의해 추론된 논리와 연결을 보여줍니다. RTL 뷰어를 사용하여 시뮬레이션 또는 기타 검증 프로세스 전에 설계를 시각적으로 확인할 수 있습니다.
  • Technology Map Viewer(사후 매핑)를 사용하면 합성 후 배치 및 경로 지정 전에 넷리스트에서 노드를 찾을 수 있습니다.
  • Technology Map Viewer(사후 장착)는 배치 및 경로 지정 후 넷리스트를 표시합니다. 이는 사후 매핑 넷리스트와 다를 수 있는데, 이는 피팅이 물리적 최적화 중에 제약 조건을 충족하기 위해 최적화를 수행할 수 있기 때문입니다.

RTL 뷰어는 계층 구조 및 주요 기능 블록을 정교화한 후 합성 도구에서 유추한 논리를 표시합니다.

Technology Map Viewer는 합성 후("포스트 맵 뷰") 또는 배치 및 라우팅 후("포스트 핏 뷰") 로직을 보여줍니다.

Netlist 및 Finite State Machine 뷰어

아래 비디오에서 Quartus® 소프트웨어 Netlist Viewer 및 Finite State Machine Viewer의 데모를 참조하십시오.

Quartus® Prime Netlist 뷰어: 설계 분석 및 디버깅을 지원하는 도구(1부)

Quartus® Prime RTL 뷰어 및 상태 머신 뷰어는 디버깅, 최적화 및 제약 조건 입력 프로세스 중에 초기 및 완전히 매핑된 합성 결과를 볼 수 있는 강력한 방법을 제공합니다.

Quartus® Prime Netlist 뷰어: 설계 분석 및 디버깅을 지원하는 도구(2부)

Quartus® Prime RTL 뷰어 및 상태 머신 뷰어는 디버깅, 최적화 및 제약 조건 입력 프로세스 중에 초기 및 완전히 매핑된 합성 결과를 볼 수 있는 강력한 방법을 제공합니다.

Netlist 뷰어 리소스

리소스 설명
디자인 넷리스트 최적화 Quartus® Prime 표준 에디션 사용 설명서의 섹션: Netlist 뷰어 사용을 다루는 설계 최적화.
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칩 플래너

설계 평면도 분석은 타이밍을 마감하고 매우 복잡한 설계에서 최적의 성능을 보장하는 데 도움이 됩니다. Quartus® Prime 소프트웨어의 칩 플래너는 설계 타이밍을 빠르게 마감할 수 있도록 지원합니다. 로직 락 영역과 함께 칩 플래너를 사용하여 설계를 계층적으로 컴파일하고 평면도를 지원할 수 있습니다. 또한 파티션을 사용하여 개별 컴파일 실행의 배치 및 라우팅 결과를 보존할 수 있습니다.

칩 플래너를 사용하여 설계 분석을 수행하고 설계 평면도를 생성 및 최적화할 수 있습니다. I/O를 할당하려면 핀 플래너를 사용합니다.

칩 플래너 리소스.

리소스 종류 설명
설계 평면도 분석 및 최적화 설계 최적화 사용자 가이드: Quartus® Prime Pro Edition 챕터 설계 평면도 및 칩 플래너에 대한 기본 문서입니다.
칩 플래너 교육용 비디오(1/2부) E2E 비디오 칩 플래너 튜토리얼: 상호 참조 타이밍 경로, 팬인, 팬아웃, 라우팅 지연 및 클럭 영역.
칩 플래너 교육용 비디오(2/2부) E2E 비디오 칩 플래너 튜토리얼: 라우팅 활용, 설계 요소 검색 및 로직 락 영역.
FPGA Quartus 칩 플래너 및 리소스 속성 편집기를 사용하여 ECO 변경(1/3부) E2E 비디오 칩 플래너를 사용하여 늦은 소규모 엔지니어링 변경 주문(ECO) 변경.
FPGA Quartus 칩 플래너 및 리소스 속성 편집기를 사용하여 ECO 변경(2/3부) E2E 비디오 칩 플래너를 사용하여 늦고 작은 ECO 변경.
FPGA Quartus 칩 플래너 및 리소스 속성 편집기를 사용하여 ECO 변경(3/3부) E2E 비디오 칩 플래너를 사용하여 늦고 작은 ECO 변경.
타이밍 분석기 및 칩 플래너를 사용하여 트랜시버 채널에서 I/O 핀까지 CDR 복구 클럭의 로컬 라우팅을 추적하는 방법 E2E 비디오 타이밍 분석기와 함께 칩 플래너를 사용하는 방법의 예.
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디자인 스페이스 익스플로러 II

Design Space Explorer II(DSE)를 사용하면 설계 컴파일에 사용할 수 있는 많은 매개변수를 탐색할 수 있습니다.

DSE를 사용하여 서로 다른 매개 변수로 여러 컴파일을 관리하여 타이밍 클로저를 달성할 수 있는 최상의 매개 변수 조합을 찾을 수 있습니다.

Design Space Explorer II 리소스.

리소스 설명
Design Space Explorer II를 통한 최적화 시작 사용자 가이드: Quartus® Prime Pro Edition.
디자인 공간 탐색기(DSE) 디자인 예제 디자인 영역 탐색의 예입니다.
ODSE(Design Space Explorer) 사용 무료 온라인 교육, 21분.
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8. 온칩 디버깅

성능, 크기 및 복잡성FPGAs 증가함에 따라 검증 프로세스는 FPGA 설계 주기에서 중요한 부분이 될 수 있습니다. 검증 프로세스의 복잡성을 완화하기 위해 Altera는 온칩 디버깅 도구 포트폴리오를 제공합니다. 온칩 디버깅 도구를 사용하면 설계의 내부 노드를 실시간으로 캡처할 수 있으므로 벤치 로직 분석기 또는 프로토콜 분석기와 같은 외부 장비를 사용하지 않고도 설계를 신속하게 검증할 수 있습니다. 이를 통해 보드 레벨 신호 프로빙에 필요한 핀 수를 줄일 수 있습니다. 디버그 포트폴리오의 모든 도구에 대한 가이드는 디버그 도구 사용자 가이드: Quartus® Prime Pro Edition의 시스템 디버깅 도구 섹션을 참조하십시오.

리소스 설명
시스템 콘솔 시스템 콘솔로 설계 분석 및 디버깅.

Cyclone® 10 GX 트랜시버 PHY 사용 설명서

Arria® 10 트랜시버 PHY 사용 설명서

 트랜시버 네이티브 PHY 툴킷.
신호 탭 로직 분석기 신호 탭 로직 분석기를 사용한 설계 디버깅.
신호 프로브 신호 프로브 증분 라우팅 기능은 SOPC(System-on-a-Programmable-Chip) 설계의 하드웨어 검증 프로세스와 시장 출시 시간을 단축하는 데 도움이 됩니다.
로직 분석기 인터페이스 외부 로직 분석기를 사용한 시스템 내 디버깅.
시스템 내 소스 및 프로브 JTAG를 사용하여 로직 값을 구동하고 샘플링합니다.
시스템 내 메모리 콘텐츠 편집기 Quartus® Prime 시스템 내 메모리 콘텐츠 편집기(ISMCE)를 사용하면 JTAG 인터페이스를 통해 런타임 시 메모리와 상수를 보고 업데이트할 수 있습니다.
가상 JTAG 인터페이스 이 Altera FPGA IP를 통해 모든 JTAG 제어 신호를 노출하고 JTAG 명령어 레지스터(IR) 및 JTAG 데이터 레지스터(DR)를 구성하여 고유한 JTAG 스캔 체인을 구축할 수 있습니다.

외부 메모리 디버깅은 외부 메모리 인터페이스 지원 센터에 자세히 설명되어 있는 Extermal Memory Interface Toolkit 에 의해 촉진됩니다.

트랜시버 툴킷은 트랜시버 신호 품질 및 성능을 검증할 수 있는 광범위한 기능을 제공합니다. 이 툴킷에 대한 자세한 정보는 트랜시버 툴킷 제품 페이지를 참조하십시오.
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온칩 디버그 설계 예제

다음은 일반적인 디버그 시나리오에 사용할 수 있는 기능을 활용하는 데 도움이 되는 몇 가지 예입니다.

온칩 디버깅 - 교육 과정

과정 기간 유형 과정 번호
SignalTap II 로직 분석기: 소개 및 시작하기 47분 온라인, 무료 ODSW1164
SignalTap II 로직 분석기: 기본 트리거 조건 및 구성 35분 온라인, 무료 ODSW1171
신호 탭 로직 분석기: 상태 기반 트리거링, 컴파일 및 프로그래밍 37분 온라인, 무료 ODSW1172
SignalTap II 로직 분석기: 데이터 수집 및 추가 기능 35분 온라인, 무료 ODSW1173
Altera® FPGA 디버깅 도구 8 시간 강사 주도 IDSW135
JTAG 체인 무결성 디버깅 26분 온라인, 무료 ODJTAG1110
Arria® 10 장치의 메모리 인터페이스 IP에 대한 온칩 디버깅 30분 온라인, 무료 OMEM1124
시스템 콘솔 29분 온라인, 무료 OEMB1117
플랫폼 디자이너를 사용한 고급 시스템 설계: 시스템 콘솔을 사용한 시스템 검증 26분 온라인, 무료 OAQSYSSYSCON
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온칩 디버그 - 기타 리소스

리소스 설명
가상 JTAG FPGA IP 코어 사용 설명서(PDF) 가상 JTAG FPGA IP 코어는 JTAG 인터페이스를 통해 PLD 소스에 대한 액세스를 제공합니다.
AN 323: SOPC 빌더 시스템에서 SignalTap II 임베디드 로직 분석기 사용(PDF) SignalTap을 사용하여 플랫폼 디자이너에서 생성된 시스템 모듈 내에 있는 신호를 모니터링합니다.
AN 446: SignalTap II 로직 분석기를 사용한 Nios® II 시스템 디버깅(PDF) 이 애플리케이션 노트는 신호 탭 로직 분석기 내에서 Nios® II 플러그인의 사용에 대해 살펴보고 플러그인의 기능, 구성 옵션 및 사용 모드를 제시합니다.
AN 799: 신호 프로브 및 고속 재컴파일을 사용한 빠른 Arria® 10 설계 디버깅(PDF) 이 애플리케이션 노트는 설계에 영향을 주지 않고 내부 장치 신호에 쉽게 액세스할 수 있는 디버깅 기법에 대해 설명합니다.
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고급 항목

블록 기반 디자인 흐름

Quartus® Prime Pro Edition 디자인 소프트웨어는 블록 기반 디자인 흐름을 제공합니다. 증분 블록 기반 컴파일 과 디자인 블록 재사용 흐름의 두 가지 유형이 있으며 , 이를 통해 지리적으로 여러 곳에 있는 개발 팀이 디자인 공동 작업을 할 수 있습니다.

증분 블록 기반 컴파일 은 프로젝트 내에서 파티션을 보존하거나 비웁니다. 이는 코어 파티션과 함께 작동하며 추가 파일이나 설치 계획이 필요하지 않습니다. 파티션을 비워 소스, 합성 및 최종 스냅샷에 보존할 수 있습니다.

디자인 블록 재사용 흐름을 사용하면 파티션을 생성, 보존 및 내보내 다른 프로젝트에서 설계 블록을 다시 사용할 수 있습니다. 이 기능을 사용하면 서로 다른 팀 간에 타이밍이 마감된 모듈을 깔끔하게 핸드오프할 수 있습니다.

블록 기반 설계 리소스

고속 재컴파일

고속 재컴파일을 사용하면 가능한 경우 이전 합성 및 피팅 결과를 재사용할 수 있으며 변경되지 않은 설계 블록을 재처리하지 않습니다. 고속 재컴파일은 설계를 약간 변경한 후 총 컴파일 시간을 줄일 수 있습니다. 고속 재컴파일은 HDL기반 기능 ECO 변경을 지원하며 사용자는 이를 통해 로직 변경 없이 성능을 유지하면서 컴파일 시간을 줄일 수 있습니다.

고속 재컴파일 - 지원 리소스

리소스 설명
고속 재컴파일 실행 Quartus® Prime Pro Edition 핸드북 2권의 고속 재컴파일 섹션.
AN 799: 신호 프로브 및 고속 재컴파일을 사용한 빠른 Arria® 10 설계 디버깅(PDF) 고속 재컴파일이 작은 변경에 대한 컴파일 시간을 줄이는 방법을 보여주는 애플리케이션 노트입니다.
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부분 재구성

부분 재구성(PR)을 사용하면 나머지 FPGA 설계가 계속 작동하는 동안 FPGA의 일부를 동적으로 재구성할 수 있습니다.

장치의 한 영역에 대해 여러 페르소나를 생성하고 해당 페르소나 외부 영역의 작업에 영향을 주지 않고 해당 영역을 재구성할 수 있습니다.

부분 재구성에 대한 자세한 내용은 부분 재구성 페이지를 참조하십시오.

스크립팅

Quartus® Prime 및 Quartus® II 소프트웨어에는 명령줄 및 도구 명령 언어(Tcl) 스크립트 설계 흐름에 대한 포괄적인 스크립팅 지원이 포함되어 있습니다. 합성, 피팅 및 타이밍 분석과 같은 소프트웨어 설계 흐름의 각 단계에 대한 별도의 실행 파일에는 공통 설정을 지정하고 공통 작업을 수행하기 위한 옵션이 포함되어 있습니다. Tcl 스크립팅 응용 프로그래밍 인터페이스(API)에는 기본부터 고급 기능까지 포괄하는 명령이 포함되어 있습니다.

명령줄 스크립팅

배치 파일, 셸 스크립트, 메이크파일 및 기타 스크립트에서 Quartus® Prime 또는 Quartus® II 소프트웨어 명령줄 실행 파일을 사용할 수 있습니다. 예를 들어 다음 명령을 사용하여 기존 프로젝트를 컴파일합니다.

$ quartus_sh --흐름 컴파일

Tcl 스크립팅

다음 작업 중 하나에 Tcl API를 사용합니다.

  • 프로젝트 생성 및 관리
  • 과제 만들기
  • 설계 컴파일
  • 보고서 데이터 추출
  • 타이밍 분석 수행

Quartus® II 소프트웨어 Tcl 예제 웹 페이지에서 몇 가지 예제로 시작할 수 있습니다. 몇 가지 다른 리소스는 아래에 나열되어 있습니다.

스크립팅 리소스

리소스 설명
Quartus® II 스크립팅 참조 매뉴얼 Quartus® 소프트웨어 명령줄 실행 파일과 Quartus® 소프트웨어 셸 내의 Tcl 패키지 및 명령을 모두 다룹니다.
Quartus® Prime Standard Edition 설정 파일 참조 매뉴얼 Quartus® 소프트웨어 설정 파일(.qsf)에 있는 매개 변수 설정을 다룹니다.
명령줄 스크립팅 Quartus Prime Standard Edition 사용자 가이드의 한 섹션입니다.
Quartus® II Tcl 예시 몇 가지 유용한 Tcl 스크립트 예제가 있는 웹 페이지입니다.
명령줄 스크립팅(ODSW1197) Quartus® 소프트웨어의 명령줄 스크립팅 기능을 소개하는 온라인 교육(30분).
Tcl 소개 (ODSW1180) Tcl 스크립팅 구문에 대한 소개입니다.
Quartus® Prime 소프트웨어 Tcl 스크립팅 이 과정에서는 Quartus® Prime 소프트웨어의 Tcl 스크립팅 기능을 제공합니다. 일반적으로 사용되는 Quartus Prime 소프트웨어 Tcl 패키지와 컴파일 흐름에서 Tcl 스크립팅의 네 가지 일반적인 용도를 예제와 함께 다룹니다.
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OpenCL 및 OpenCL 로고는 Khronos의 승인하에 사용되는 Apple Inc.의 상표입니다.

관련 링크

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