외부 메모리 인터페이스 IP 지원 센터

외장 메모리 인터페이스(EMIF) 지원 페이지에서는 FPGAs의 설계 프로세스를 처음부터 끝까지 제공합니다.

소개

EMIF(외부 메모리 인터페이스) 지원 센터는 Agilex™ 7, Agilex™ 5, Agilex™ 3, Stratix® 10, Arria® 10 및 Cyclone® 10 장치에 대한 리소스를 제공합니다.

외부 메모리 인터페이스를 계획, 설계, 구현 및 확인하는 방법에 대한 정보를 찾을 수 있습니다. 이 페이지에서 디버그, 교육 및 기타 리소스 자료도 찾을 수 있습니다.

Agilex™ 7 FPGA 인터페이스 프로토콜 설계, Agilex™ 5 FPGA 인터페이스 프로토콜 설계, 주요 중요 리소스 및 문서를 표시하는 표준 개발 흐름에 대한 단계별 안내 여정에 대한 추가 지원을 받으십시오.

다른 장치의 경우 장치 및 제품 지원 컬렉션을 검색하십시오.

1. 장치 선택

장치 선택 방법

메모리 요구 사항에 따라 FPGA 선택하는 데 도움이 되는 두 가지 도구를 사용할 수 있습니다.

EMIF 장치 선택기

EMIF 사양 예측기

기능
  • 원하는 대역폭을 달성하는 데 필요한 메모리 인터페이스 결정
  • 선택한 메모리 구성에 따라 대역폭 계산
  • 선택한 메모리 인터페이스를 지원하는 모든 Agilex™ 7, Stratix® 10 및 Arria® 10 FPGAs 표시합니다.
  • 선택한 FPGA 장치 제품군의 특정 구성에 대해 달성 가능한 성능 결정
  • 필터 선택을 기반으로 각 FPGA 제품군의 최대 주파수, 속도 등급 및 EMIF 구성 표시
  • FPGAs 지원하는 각 외부 메모리 인터페이스 및 구성의 성능을 찾아 비교하십시오.

장치 지원
  • Agilex™ 7 FPGAs
  • Agilex™ 5 FPGAs
  • Stratix® 10 FPGAs
  • Arria® 10 FPGAs
  • 모든 FPGAs

리소스

EMIF 도구

Agilex™ 7, Stratix® 10 또는 Arria® 10 장치용 EMIF 장치 선택기 다운로드

EMIF Spec Estimator 페이지 열기
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외부 메모리 지적 재산권(IP)을 선택하는 방법

사용 가능한 다양한 메모리 지적 재산권(IP)에 대해 알아보려면 다음 온라인 교육 커리큘럼을 참조하십시오.

교육 과정

 지원되는 장치

묘사
메모리 인터페이스 소개

애자일렉스™ 7

F-시리즈 및 I-시리즈

 이 교육은 4부 중 1부입니다. 교육의 첫 번째 부분에서는 사용 가능한 메모리 옵션을 소개하고 이러한 장치의 아키텍처가 이러한 성능을 가능하게 하는 방법을 설명합니다. 이 시리즈의 추가 교육으로는 메모리 인터페이스 통합 (2부), 메모리 인터페이스 확인 (3부) 및 온칩 디버깅 (4부)이 있습니다

FPGA 장치의 메모리 인터페이스 IP 소개

 애자일렉스™ 5

이 과정에서는 사용 가능한 다양한 외부 메모리 인터페이스 옵션과 Stratix® 10 및 Arria® 10 FPGAs용 아키텍처 및 하드 메모리 컨트롤러 기능을 다룹니다.
DDR5 메모리 및 메모리 인터페이스 IP 애자일렉스™ 5 이 교육에는 "DDR5 메모리 및 메모리 인터페이스 IP 전문가에게 물어보기"에 대한 기록이 포함됩니다. 이 세션에서는 FPGA Apps 엔지니어가 DDR5 메모리 기술에 대해 논의하고 DDR5 및 메모리 인터페이스 IP에 대한 질문에 답변합니다.

고대역폭 메모리(HBM2) 인터페이스: 소개, 아키텍처

 Stratix® 10 MX

이 과정에서는 고대역폭 메모리를 Stratix® 10 MX FPGA 장치에 통합할 때의 이점, 강화된 HBM 컨트롤러의 기능 및 옵션, HBM2 IP 생성 방법을 다룹니다.

고대역폭 메모리(HBM2) 인터페이스: HBMC 기능

 Stratix® 10 MX

이 과정에서는 강화된 HBM 컨트롤러의 기능 및 옵션과 컨트롤러와 사용자 로직 간의 Arm* AMBA 4 AXI 인터페이스를 다룹니다.
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2. 사용자 가이드 및 문서

EMIF IP에 대한 정보를 찾는 방법

외부 메모리 인터페이스(EMIF) 지적 재산권(IP)에 대한 정보는 다음 외부 메모리 인터페이스 IP 사용 설명서를 참조하십시오.

  • '사용 설명서' 섹션을 참조하십시오
콘텐츠 유형

Agilex™ 7 장치

F-시리즈 및 I-시리즈

Agilex™ 7 장치

M-시리즈

 Agilex™ 5 장치 Agilex™ 3 장치 Stratix® 10 장치 Arria® 10 장치 Cyclone® 10 장치
IP 사용자 가이드
디자인 예제 사용 설명서
-
FPGA PHY Lite 사용 설명서 -
FPGA HBM2 사용자 가이드 - - - - - -
릴리스 정보
핀아웃 파일
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3. EMIF IP 생성

EMIF IP 생성 방법

EMIF(외부 메모리 인터페이스) 지적 재산권(IP) 매개변수에 대한 자세한 내용은 다음 EMIF IP 사용 설명서 내의 다음 프로토콜별 섹션을 참조하십시오.

주제

Agilex™ 7 장치

F-시리즈 및 I-시리즈

Agilex™ 7 장치

M-시리즈

 Agilex™ 5 장치

Stratix® 10 장치

Arria® 10 장치

Cyclone® 10 장치

EMIF IP 매개 변수 설명

참고: EMIF IP를 생성하는 방법에 대한 자세한 내용은 아래 사용 설명서, 교육 과정 및 비디오 섹션을 참조하십시오.
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기능 시뮬레이션 수행 방법

주제

Agilex™ 7 장치

F-시리즈 및 I-시리즈

Agilex™ 7 장치

M-시리즈

 Agilex™ 5 장치 Stratix® 10 장치 Stratix® 10 MX 장치 Arria® 10 장치 Cyclone® 10 장치
외부 메모리 인터페이스 시뮬레이션 사용 설명서

메모리 IP 시뮬레이션

메모리 IP 시뮬레이션

메모리 IP 시뮬레이션

메모리 IP 시뮬레이션

HBM2 IP 시뮬레이션

메모리 IP 시뮬레이션

 메모리 IP 시뮬레이션
EMIF 시뮬레이션 생성 디자인 예제 사용자 가이드 시뮬레이션을 위한 설계 예 시뮬레이션을 위한 설계 예 시뮬레이션을 위한 설계 예 시뮬레이션을 위한 설계 예 시뮬레이션을 위한 설계 예 시뮬레이션을 위한 설계 예 시뮬레이션을 위한 설계 예
참고: EMIF 설계를 검증하는 방법에 대한 자세한 내용은 '메모리 인터페이스 IP 검증' 과정의 '교육 과정 및 비디오' 섹션을 참조하십시오.
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FPGA 리소스 및 핀 배치에 대한 정보를 찾을 수 있는 위치

자세한 EMIF(외부 메모리 인터페이스) 핀 정보는 다음 EMIF 지적 재산권(IP) 사용 설명서 내의 다음 프로토콜별 섹션을 참조하십시오.

주제

Agilex™ 7 장치

F-시리즈 및 I-시리즈

Agilex™ 7 장치

M-시리즈

 Agilex™ 5 장치

Stratix® 10 장치

Arria® 10 장치

Cyclone® 10 장치

EMIF 핀 및 리소스 계획
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인터페이스 플래너

리소스 위치 할당을 위한 인터페이스 플래너에 대한 자세한 내용은 다음 온라인 교육을 참조하십시오.

교육 과정

묘사

인터페이스 플래너로 빠르고 쉬운 I/O 시스템 디자인

이 과정에서는 인터페이스 플래너를 사용하여 디자인 리소스 평면도를 구현하는 방법을 다룹니다. Fitter의 기능을 사용하여 몇 분 안에 합법적인 평면도를 생성하는 Quartus® Prime Pro Edition 소프트웨어의 사용하기 쉬운 도구인 인터페이스 플래너(이전 명칭: BluePrint)에 대해 알아보십시오.

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병렬 인터페이스용 PHY Lite에 대한 추가 리소스

항목 지원 장치 설명
병렬 인터페이스용 PHY Lite FPGA IP 사용 설명서
  • Agilex™ 7 FPGA F-시리즈, I-시리즈 및 M-시리즈
  • Agilex™ 5 FPGA D-시리즈 및 E-시리즈
  • Agilex™ 3 FPGA C-시리즈
  • Stratix® 10 FPGA
  • Arria® 10 FPGA
  • Cyclone® 10 GX FPGA
 병렬 인터페이스 IP용 PHY Lite의 주요 용도는 사용자 지정 메모리 인터페이스 PHY 블록을 구축하는 데 사용됩니다. DDR2, LPDDR2, LPDDR, TCAM, 플래시, ONFI(동기 모드) 및 모바일 DDR과 같은 프로토콜과의 인터페이스 지침은 이 사용 설명서를 참조하십시오. 병렬 인터페이스 FPGA IP용 PHY Lite는 간단한 병렬 인터페이스에 적합합니다.
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4. 보드 설계 및 시뮬레이션

보드 레이아웃 및 설계에 대한 정보를 찾을 수 있는 곳

자세한 EMIF(외부 메모리 인터페이스) 보드 레이아웃 및 설계 정보는 다음 EMIF 지적 재산권(IP) 사용자 가이드의 다음 프로토콜별 섹션을 참조하십시오.

주제

Agilex™ 7 장치

F-시리즈 및 I-시리즈

Agilex™ 7 장치

M-시리즈

 Agilex™ 5 장치

Stratix® 10 장치

Arria® 10 장치

Cyclone® 10 장치

EMIF 보드 설계 가이드라인
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보드/채널 시뮬레이션 수행 방법

ISI(Write-and-Read Intersymbol Interference) 및 누화 측정, 명령, 주소, 제어 및 데이터 핀 정렬, I/O 뱅크 배치 제한에 대한 자세한 내용은 다음 지침을 참조하십시오.

보드 스큐 및 채널 손실을 계산하는 방법

보드 스큐 및 채널 손실을 계산하는 데 도움이 되는 두 가지 도구를 사용할 수 있습니다.

주제

보드 스큐 매개변수 도구

채널 손실 계산 도구

기능
  • PCB 트레이스 및 다중 랭크 설계로 인한 보드 스큐 계산
  • ISI(Intersymbol Interference) 및 명령, 주소, 제어 및 데이터 신호의 혼선으로 인한 채널 손실 계산

지원
  • Arria® 10 및 Stratix® 10 FPGAs
  • 모든 메모리 프로토콜
  • Arria® 10 및 Stratix® 10 FPGAs
  • DDR 메모리 프로토콜
  • Mentor Graphics HyperLynx Signal Integrity 소프트웨어와만 호환 가능

도구
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타이밍 클로저에 대한 정보를 찾을 수 있는 곳

EMIF(외부 메모리 인터페이스) 타이밍 클로저에 대한 자세한 내용은 EMIF 지적 재산권(IP) 사용자 가이드의 다음 섹션을 참조하십시오.

Agilex™ 7 장치

F-시리즈 및 I-시리즈

Agilex™ 7 장치

M-시리즈

 Agilex™ 5 장치

Stratix® 10 장치

Arria® 10 장치

Cyclone® 10 장치
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5. 디버그

외부 메모리 인터페이스 디자인을 디버깅하는 방법

EMIF(외부 메모리 인터페이스) 지적 재산권(IP) 디버깅에 대한 자세한 내용은 EMIF IP 사용 설명서의 다음 섹션을 참조하십시오.

Agilex™ 7 장치 Agilex™ 5 장치 Stratix® 10 장치 Arria® 10 장치 Cyclone® 10 장치
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EMIF 디버그 툴킷 사용 방법

교육 과정

묘사

FPGA 장치에서 메모리 인터페이스 IP의 EMIF 툴킷 및 온칩 디버그 툴킷

이 과정에서는 EMIF 툴킷 또는 온칩 디버그 툴킷을 사용하여 디버그를 수행하는 방법, 트래픽 생성기 2.0을 사용하는 방법, 이러한 디버그 도구와의 호환성을 위해 여러 메모리 인터페이스 설계를 구성하는 방법을 다룹니다.
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EMIF 디버그 툴킷의 기능, 지원 및 접근성에 대한 설명:

기능
  • DQS 그룹 및 DQ 핀당 사전 및 사후 교정 마진 표시
  • DQ 핀당 읽기/쓰기 아이 다이어그램 생성(2-D 아이 다이어그램)
  • 테스트/디버그를 위한 사용자 지정 가능한 실시간 트래픽 생성기 허용(트래픽 생성기 2.0)
  • 사용자 모드 트래픽 중 읽기/쓰기 여백 캡처(드라이버 마지닝)

지원
  • 하나 이상의 메모리 인터페이스를 포함하는 EMIF 설계 예제 프로젝트 및 사용자 지정 EMIF 설계와 호환
  • 모든 메모리 프로토콜 지원

접근성
  • Quartus Prime 소프트웨어(시스템 디버깅 도구 > 외부 메모리 인터페이스 툴킷 > 도구)를 통해 액세스 가능
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사서함 명령 실행 스크립트

단계별 지침 :

항목 지원 장치 설명
외장 메모리 인터페이스(EMIF) 메일박스 스크립트

Agilex™ 7 M-시리즈 장치

Agilex™ 5 장치

명령 실행을 테스트하는 데 사용할 수 있는 사서함 액세스 스크립트입니다.

사서함 액세스를 수행하는 방법에 대한 단계별 지침은 다음 사용 설명서를 참조하십시오.
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컨트롤러 성능 최적화

컨트롤러 성능 및 효율성에 대한 정보는 외장 메모리 인터페이스(EMIF) 지적 재산권(IP) 사용자 가이드의 다음 섹션을 참조하십시오.

Agilex™ 7 장치

F-시리즈 및 I-시리즈

Agilex™ 7 장치

M 시리즈

Stratix® 10 장치

Arria® 10 장치

Cyclone® 10 장치
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추가 EMIF 디버깅 리소스

항목 지원 장치 설명
트래픽 생성기 2.0 사용자 가이드 Agilex™ 7 F-시리즈 및 I-시리즈 장치 Traffic Generator 2.0을 사용하면 사용자 지정 가능한 트래픽 및 테스트 패턴을 통해 외부 메모리 인터페이스를 테스트하고 디버그할 수 있습니다. Traffic Generator 2.0 기능 사용 방법에 대한 자세한 내용은 다음 가이드 및 비디오를 참조하십시오.
EMIF 예시 트래픽 생성기 비디오 Arria® 10 장치 외부 메모리 인터페이스용 Arria 10 트래픽 생성기에서 다양한 테스트 패턴을 구현하는 방법을 알아봅니다.
다중 메모리 인터페이스 디버깅 사용 설명서 Arria® 10 장치 EMIF 디버그 툴킷과의 호환성을 위해 여러 메모리 인터페이스를 데이지 체인 방식으로 연결하는 방법에 대한 단계별 지침은 다음 사용 설명서를 참조하십시오.
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6. 교육 과정

Agilex™ 7 장치

F-시리즈 및 I-시리즈

 Stratix® 10 장치

Arria® 10 장치

Cyclone® 10 장치
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추가 권장 사용 설명서

EMIF(외부 메모리 인터페이스) 지적 재산권(IP)에 대한 자세한 내용은 다음 EMIF IP 사용 설명서를 참조하십시오.

Agilex™ 7 장치

F-시리즈 및 I-시리즈

Agilex™ 7 장치

M-시리즈

 Agilex™ 5 장치 Stratix® 10 장치

Arria® 10 장치

Cyclone® 10 장치
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EMIF와 관련된 알려진 문제에 대해 알아보는 방법

EMIF IP와 관련된 현재 및 알려진 문제에 대한 자세한 내용은 기술 자료를 참조하십시오.

추가 문서

제품 수명 주기 단계별로 분류된 FPGA 장치 및 제품 컬렉션의 전체 목록입니다.

외부 메모리 인터페이스에 대한 추가 교육 과정

자세한 내용을 보려면 문서, 교육 과정, 비디오, 설계 예제 및 기술 자료를 검색하십시오.

항목 지원 장치 설명
외장 메모리 인터페이스(EMIF) 메일박스 스크립트

Agilex™ 7 M-시리즈 장치

Agilex™ 5 장치

Agilex™ 3 장치

명령 실행을 테스트하는 데 사용할 수 있는 사서함 액세스 스크립트입니다.

사서함 액세스를 수행하는 방법에 대한 단계별 지침은 다음 사용 설명서를 참조하십시오.
트래픽 생성기 2.0 가이드 Agilex™ 7 F-시리즈 및 I-시리즈 장치 Traffic Generator 2.0을 사용하면 사용자 지정 가능한 트래픽 및 테스트 패턴을 통해 외부 메모리 인터페이스를 테스트하고 디버그할 수 있습니다. Traffic Generator 2.0 기능 사용 방법에 대한 자세한 내용은 다음 가이드 및 비디오를 참조하십시오.
다중 메모리 인터페이스 디버깅 가이드 Arria® 10 기기 EMIF 디버그 툴킷과의 호환성을 위해 여러 메모리 인터페이스를 데이지 체인 방식으로 연결하는 방법에 대한 단계별 지침은 다음 사용 설명서를 참조하십시오.
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